内存时序举例 9-9-9-27，一般 1600 的条子 spd 出厂就这么设置的前面 2 个 9 对性能很重要，第 2 个 9 又比第 1 个 9 重要，比如说我要超 1866 或者 2133，设置成 9-10-X-X 基本没有问题，但是设置成 10-9-X-X 就开不了机了，很多条子都这样子的，比如说现在很火的 3 星金条。第 3 位 9 基本上是打酱油的了，设置成 9,10,11 都对性能木有太大影响。第 4 位数字基本就无视好了，设置 21-36 对测试都没变化，原来稳定的还是稳定，原来开不了机的还是开不了。以前的 ddr2 时代对内存的小参数很有影响，现在 ddr3 了，频率才是王道哦。2133 的-11-11-11-30 都要比 1866 的-9-9-9-27 测试跑分的多。当然平时用是感觉不出来的。最后我再鄙视下金士顿的 XX 神条马甲套装，当年不懂事大价钱买的，就是 YY 用的，1.65v 上个 1866 都吃力，还要参数放的烂。对性能影响最大的是 CL 第一个 9 对性能影响最大。l 第二个 9 对超频稳定性影响最大最普通的 ddr3 1333 内存都可以 1.5V 运行在 7-8-6-1666 CR1，77Z 博士：一般来说，体现内存延迟的就是我们通常说的时序，如 DDR2-800 内存的标准时序：5-5-5-18，但 DDR3-800 内存的标准时序则达到了 6-6-6-15、DDR3-1066 为 7-7-7-20、而 DDR3-1333 更是达到了 9-9-9-25！土老冒：俺想知道博士所说的 5-5-5-18、6-6-6-15 等数字每一个都代表什么。Z 博士：这 4 个数字的含义依次为：CAS Latency（简称 CL 值）内存 CAS 延迟时间，这也是内存最重要的参数之一，一般来说内存厂商都会将 CL 值印在产品标签上。第二个数字是 RAStoCAS Delay（tRCD），代表内存行地址传输到列地址的延迟时间。第三个则是 Rowprecharge Delay（tRP），代表内存行地址选通脉冲预充电时间。第四个数字则是 Rowactive Delay（tRAS），代表内存行地址选通延迟。除了这四个以外，在 AMD K8 处理器平台和部分非 Intel 设计的对应 Intel 芯片组上，如 NVIDIA nForce 680i SLI 芯片组上，还支持内存的 CMD 1T/2T Timing 调节，CMD 调节对内存的性能影响也很大，其重要性可以和 CL 相比。其实这些参数，你记得太清楚也没有太大用处，你就只需要了解，这几个参数越低，从你点菜到上菜的时间就越快。土老冒：好吧好吧，俺自己也听得一头雾水，只需要记得它越低越好就行了。那么俺想问，为什么 DDR3 内存延迟提高了那么多，Intel 和众多的内存模组厂商还要大力推广呢？Z 博士：其实 DDR3 内存的延迟也不仅仅是这么简单。DDR3 内存的频率和带宽相比 DDR2 有了成倍的提升，为了保证高频率下数据传递的精确性，DDR3 内存的总体延迟相比 DDR2 有所提高。这种情况在 DDR2 替代 DDR 时也发生过。之前三星的半导体记忆体产品专家曾指出，片面地认为 CL 数值大就认为 DDR3 延迟表现不及 DDR2，是完全错误无知的观念。这位专家指出，事实上，JEDEC 定下的 DDR2-533 的 CL 4-4-4、DDR2-667 的 CL 5-5-5，其记忆体延迟均为 15ns。计算整个内存的延迟需要将颗粒的运行频率计算在内三星专家表示，要计算整个内存的延迟值，还需要把内存颗粒运行频率计算在内。如果 DDR3-1066、DDR3-1333 及 DDR3-1600 的CL 值分别为 7-7-7、8-8-8 及 9-9-9，把内存颗粒运行频率计算在内，其延迟值应为 13.125ns（7*1000/533.33）、12.0ns 及11.25ns，相比 DDR2 改善约 25%，因此把 CAS 数值当成内存的延迟值是不正确的。由此看来，CL 和延迟值是两个完全不同的概念，CL 是指时钟周期，如 CL=5，表示 CL 值为 5 个周期，而真正意义上的延迟值，是指延迟的绝对时间，单位是 ns，频率越高，自然一个周期所用的绝对时间也越短。很多人以为 DDR3 内存的延迟大大的增加了，但实际上 DDR3 内存的绝对延迟值相比 DDR2 却降低了。土老冒：原来是这么个情况，如此说来 DDR3 的 CL 值增加了，但真正意义上的延迟却降低了。Z 博士：而且你也不必担心，尽管 JEDEC 将 DDR3 内存的时序设定得很保守，但实力雄厚的内存模组厂商肯定会推出低延迟的DDR3 内存，就如同在 DDR2 时代，尽管 DDR2-800 内存的 JEDEC 规定时序为 5-5-5-18，但却有 DDR2-800 3-3-3 时序的内存诞生，尽管它们的价格不菲。Z 博士：其实 DDR2 升级到 DDR3，还是采用了老套路。从 DDR 到 DDR2，采用了 4Bit 数据预取架构来实现，从 DDR2 到 DDR3，则是采用了 8Bit 数据预取架构。实际上 DDR3-800 内存的存储单元频率于 DDR2-400 一样，仅有 100MHz，但由于 DDR2 采用 4Bit 预取技术、DDR3 采用了 8Bit 预取技术，它们的频率可以分别达到 400MHz 和 800MHz。土老冒：听到这里俺又昏了，什么是数据预取技术？早在 DDR 内存时代 数据预取技术就开始应用Z 博士：数据预取技术，即 Prefetch，它并不是新技术，早在 DDR 时代就开始应用。它是在一个时钟周期内，其上行和下行都能够传输数据，因此其传输速率比当时只能通过下行传输数据的 SDRAM 提高了一倍。它上行传输一位数据，下行传输一位数据，在一个时钟周期内一共传输两位即 2Bit 数据给北桥，这 2Bit 数据首先从存储单元取出来，然后在输入/输出时钟上行核下行传输出去，这就是 2Bit 数据预取技术。举个不太恰当的例子，数据预取技术可以理解成目前流行的 BT 下载。以前我们下载东西都是客户端从服务器端下载，而 BT 下载则是互相的，你在下载数据的同时也上传了数据。土老冒：原来如此，俺基本上懂点了，博士再详细解释一下 DDR3 内存的数据预取技术吧。DDR3 内存采用 8Bit 数据预取技术提升频率Z 博士：到了 DDR3 时代，数据预取技术发展到了 8Bit，一次可以从存储单元预取 8Bit 的数据，在输入/输出端口处的上行和下行同时传输，8Bit 需要 4 个时钟周期完整，因此 DDR3 内存的输入/输出时钟频率是存储单元核心的 4 倍，由于是上行、下行同时传输数据，因此有效的数据传输频率达到了存储单元核心频率的 8 倍，由此我们也可以知道，DDR3-800 内存的存储核心频率其实仅有100MHz，其输入/输出时钟频率为 400MHz，有效数据传输频率则为 800MHz。逻辑 Bank 是由很多个存储单元纵横交错组成的阵列，内存的容量=存储单元总数存储单元数量。存储单元总数=行列逻辑Bank 数量，由此可见，内存容量实际上等于（行列逻辑 Bank 数量）存储单元数量，DDR3 为更多的逻辑 Bank 做好准备，对其内存容量的增加提供了可能并非所有内存能够有如此的时序优化能力，大部分 DDR3 1333 的普条最多只能下到 CL=7 的水平