4 高速实时周边器件和存储器,4.1 高速实时周边器件 4.2 双端口RAM和FIFO 4.3 高速实时数据存储,4.1 高速实时周边器件,高速实时周边器件目前也在发生巨大的变化，传统的74LS系列芯片已不能满足系统要求，以下是多种逻辑器件的生命力、发展趋势和性能比较。 (1)生命力 传统的TTL、LS器件的生命力已经基本上消亡了。目前处于生命成熟期的器件是ALS、F、HC等系列；正在成长的器件系列是ABT、LVT、FCT等。因此，中小规模集成电路的选型也要跟上时代的潮流。 (2)发展趋势,TTL器件的低噪声、低功耗发展是AHC系列，3.3V版本是LVC、LV、 AHC系列，等等。 (3)性能比较 以双向总线驱动芯片245的性能进行比较，测试温度为25；主要指标包括制造工艺、输入输出兼容性、驱动能力(驱动电流)、静态电流、速度(最大延迟时间)等等。 注意事项 混合电压使用时，要注意电平和速度匹配，推荐使用74ALVC16245（双电压）。,4.2 双端口RAM和FIFO,4.2.1 存储器概述,双极型RAM 随机存取存储器 DRAM MOS型RAM SRAM 半导体存储器 掩模式ROM 可编程PROM 只读存储器 可擦式EPROM 可电擦式E2PROM 闪烁存储器FLASH,4.2.2 双端口RAM 对双端口RAM产品的介绍以IDT公司的为例。不同公司生产的双端口RAM产品一般是兼容的。另一主要产品为CYPRESS公司。 一、IDT71337143 IDT7133和IDT7143是IDT公司的2K16位的高速双端口RAM产品。它具有以下特点： 高速：军品的最快速度达到25ns；工业品的速度可以达 到20ns；商业级产品可以达到15ns。 低功耗：IDT71337143SA系列的最大功耗为而1150 mw， IDT71337143LA系列的最大功耗为1050mw。 当它们工作在省电模式时，功耗分别为5mw和 1mw。,为写操作提供多种控制方式，对每一个端口可以进行 高字节和低字节独立的写操作。 通过与IDT7143相连，可以方便搭成32位或更宽的总 线。 IDT7133提供忙逻辑BUSY输出标志，而IDT7143则将 其作为输入。 可以对两个端口进行完全异步的操作。 可以运行在备用电池状态，电池的最低电压为2V。 完全兼容TTL电平，单5 V电源供电（现在为+3.3V）。 采用68引脚PGA，Flatpack，PLCC或100引脚TQFP 封装。,二、器件简介 IDT71337143是IDT公司的高速2K16位的双端口RAM。它可以作为 16位双端口RAM单独使用，也可以与IDT7143组成主从系统，将数据线扩展到32位，甚至更宽。这样组成的双端口RAM系统可以全速运行，而且无须任何额外的附加逻辑。IDT7133/7143提供了地址线、控制线以及 IO线是完全独立的两个接口，支持对器件的任何存储空间进行完全异步的读写操作。通过CE的控制，IDT71337143自动工作在省电模式下。 IDT7133/7143的结构原理框图；采用PLCC68封装形式的器件的顶视图及其引脚说明。,三、器件使用 （1）IDT7133/7143的忙逻辑 当双端口RAM的两个接口同时对存储器的同一单元进行操作时，IDT71337143的忙逻辑BUSY将会有一个硬件的指示，允许其中的一个端口先进行操作，而用BUSY指示将另一个端口置于等待状态，直到另一个端口完成相应的操作。如果在接到BUSY信号时，已经进行写操作，那么IDT7133/7143的内部机制可以阻止写操作的继续进行。 并不是所有的场合都需要或者是希望使用BUSY逻辑。在一些场合，希望将所有器件的BUSY信号进行逻辑或，这样任何一个器件的BUSY都可以是作为指示非法操作的中断源。如果不希望使用BUSY的写禁止功能，那么可以使用IDT7143。,在IDT7143中BUSY引脚只作为写禁止输入来使用。在正常操作时，可以将BUSY引脚置为高。在需要时，只要将BUSY引脚置为低即可阻止不希望的写操作。IDT7133的BUSY输出为开漏输出，在使用时需要接上拉电阻。 通过BUSY逻辑来组成双端口 RAM的主从系统完成数据总线的扩展。当使用BUSY逻辑来完成数据总线的扩展时，RAM系统中需要一个主IDT7133来确定RAM系统的哪一侧用来接受BUSY指示，哪一侧用于输出BUSY指示。在这一系统中，所有的从双端口 RAM都使用相同的地址空间，它们用BUSY作为写禁止信号。由此可见，在这种系统中，IDT7 133的BUSY作为输出，而在IDT7143中BUSY作为输入。具体的原理如图所示。,要将数个双端口RAM组成一个32位或者更宽的系统，需要保证所有的器件同时有效。如果每一个器件都有一个仲裁机构而且它们的地址都同时到达，有可能会出现其中的一个器件使能BUSYL，而另一器件则使能BUSYR。如果出现这种情况，将会使CPU一直处于等待状态，造成死锁。 为了解决这一死锁问题，IDT公司推出了主从双端口RAM系统的数据总线扩展方案。在这一系统中，只有一个主双端口RAM，只用一个硬件仲裁器，其它的从双端口 RAM的BUSY作为输入。它们之间可以直接连接而无须任何其它器件。这种系统与其它系统比起来具有更高的速度。,当进行总线扩展时，对从双端口RAM的写操作必须在BUSY输入稳定之后才能进行。因此写操作必须在BUSY之后有一个小的延时，以保证写操作的正常进行。不过这一功能已经集成在双端口RAM的片上。下表示出了忙仲裁逻辑。 (2) IDT71337143的读、写等时序如图所示。,双端口RAM构成的乒乓存储器,4.2.3 FIFO FIFO是一种先进先出的存储器，即先读入的数据先读出。FIFO存储器自身的访问时间一般为ns数量级，主从CPU场合中的从CPU或CPU外设速度一般要比主DSP慢。如果采用FIFO，那么从CPU或外设可以先将数据送往FIFO。一旦FIFO满，FIFO再向CPU申请中断，这样可以省去CPU花在等待与查询的时间，而且中断次数也可以减少，从而提高了传输速度。以 SN74ALVC7806低功耗FIFO存储器为例来讲解。 异步、同步、双向 一、性能特点 使用先进的低功耗CMOS技术； 操作电压为3V3.6V；,加载时钟和卸载时钟可以为异步或一致的； 采用全满、全空和半满标志； 接近全满接近全空标志可编程； 带载50PF访问时间达18ns水平，所有数据输出同 时切换； 数据率超过40 MB/s； 三态输出。 二、简介 FIFO存储器允许数据写入和读出而不依赖于数据速率的存储设备。SN74ALVC7806是一种18位的高速FIFO存储器。数据在加载时钟（LDCK）上升沿写入存储器，在卸载时钟（UNCK）上升沿从存储器读出数据。如果写入的数据比读出的数据多出256个，,则存储器全满。当存储器全满时，LDCK（写时钟）对位于存储器中的数据不发生影响。当存储器为空时，UNCK（读时钟）不发生作用。 FIFO存储器的状态由全满（FULL）、全空（EMPTY）、半满（HF），以及接近全满接近全空（AFAE）标志来指示。当存储器用满时，FULL输出低电平而在存储器未满时输出高电平。在存储器全空时，EMPTY输出低电平，而在存储器不是全空时输出高电平。HF标志在存储器存储了128或128以上个数据字时，输出高电平；在存储了127或127个以下个数据字时，输出低电平。 AFAE标志是可编程标志。 如果编程使能（PENProgram enable）为低电平，可以在RESET之后的第1、第2个LDCK上升沿编,程接近全空的偏移值X和接近全满的偏移值Y。AFAE标志在FIFO存储的数据不超过X个或不少于（256-Y）个时，输出高电平，而在FIFO存储数据个数在（Xl）到（255-Y）时输出低电平。 RESET低电平使内部堆栈指针复位，并将FULL标志设为高电平， AFAE也设为高电平；HF设为低电平，EMPTY也设为低电平。输出Q的电平不定。在FIFO加电时，必须对FIFO进行复位。写入空存储器的第一个字使EMPTY标志升为高电平，数据出现在输出Q上。若输出使能为高，则输出数据处于高阻状态。 SN74ALVC7806的引脚图、功能框图、引脚定义如图所示。,AFAE标志有两个可编程设置：接近全空偏移值（X）和接近全满偏移值（Y）。它们都可以在FIFO复位后第一个数据写入存储器之前进行编程。AFAE标志在FIFO存储数据为不多于X个或不少于（256Y）个时输出高电平。 要对偏移值进行编程应在FIFO复位后将PEN设为低电平。在接下来的LDCK上升沿，DOD7上的二进制数被存储为接近全空偏移值X和接近全满偏移值Y。保持PEN低电平到LDCK的下一个上升沿；将Y值编程为LDCK上升沿时DOD7上的二进制数。当对偏移值进行编程时FIFO是不能写入的。X和Y最大可设为127。如果要使用默认值X=Y=32，PEN必须保持为高电平。有关时序如图所示；位宽（36）的扩展方法如图所示。 优点：不需地址线，扩展方便，不同容量直接互换。 缺点：沿敏感，使用时要特别注意匹配，并经常进行复位，避免错误积累。另一缺点：必须顺序读取数据，读完数据，该数据被清除。应用电路如图所示。,FIFO构成的输入输出存储器,4.3 高速实时数据存储,在高速实时数据存储中，值得注意的两个问题是：ECL存储和同步存储。 一、高速实时ECL存储 优点：速度极高（3.5ns5ns）。 缺点：容量较小（ 1K4bit2K9bit ）、 功耗大。 因此，主要应用于高速数据缓冲的场合。 二、同步存储,同步存访器的优点： 存取操作同步时钟控制，读写速度快。异步存储器可采用同步存储器代替。替换方法： (a)静态存储器(SRAM) 同步静态存储器 (SSRAM) 同步突发静态存储器(SBSRAM)； (b)动态存储器(DRAM) 同步动态存储器 (SDRAM)； (c)视频存储器(VRAM) 同步图像存储器 (SGRAM)； (d)先进先出存储器(FIFO) 同步先进先出存储器 (SFIFO)。,1、同步动态存储器 (SDRAM) 将CPU和RAM通过一个相同的时钟锁在一起，使得 RAM和CPU能够共享一个时钟周期，它们以相同的速度同步 工作，这就更快地提高了RAM的速度。 优点：高速、大容量、价钱便宜、具有统一器件封装（可更 换大容量）。 缺点：控制复杂（正确的上电逻辑、模式设置、刷新、预充 电、行列地址复用等）。 专用控制模块（包括控制接口和命令解析） DSP：EMIF；FPGA：IP核；微机：DDR（） EDO DRAM 、CDRAM 、RAMBUS 、DDR SDRAM 、 DDR2 、DDR3 。 DDR_SDRAM：双数据率SDRAM。在时钟的上升和下 降沿均进行操作，因此数据的存储速率提高了一倍，同时对 时序控制的要求更加复杂。,2、同步的SRAM 同步静态随机存取存储器（SSRAM ） 所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均与时钟信号相关。 同步突发静态随机存取存储器（SBSRAM） 优点：读写速度快、不需要刷新。在突发模式下，只要外部器件给出首次访问地址，则在同步时钟的上升沿，就可以在内部产生访问数据单元的突发地址，协助那些不能快速提供存取地址的控制器加快数据访问的速度。 缺点：在读写操作频繁切换时总线的利用率不高。,两种操作模式：直通模式(FLOWTHROUGH)和流水线模式(PIPELINE) 。 零总线翻转SSRAM存储器克服了SBSRAM的缺点，读写操作转换时总线利用率高接近100。 两/四倍数据速率SRAM( DDR、QDR_SRAM) 优点：数据吞吐率成倍增加。 DDR_SSRAM读写翻转时，时钟利用率高，是普通的两倍。 QDR_SSRAM为两条总线，读写分开