第5章,时序电路的Verilog设计,5.1 基本时序元件的Verilog表述,5.1.1 基本D触发器及其Verilog表述,5.1 基本时序元件的Verilog表述,5.1.2 用UDP表述D触发器,5.1 基本时序元件的Verilog表述,5.1.3 含异步复位和时钟使能的D触发器及其Verilog表述,5.1 基本时序元件的Verilog表述,5.1.4 含同步复位控制的D触发器及其Verilog表述,5.1 基本时序元件的Verilog表述,5.1.4 含同步复位控制的D触发器及其Verilog表述,5.1 基本时序元件的Verilog表述,5.1.5 基本锁存器及其Verilog表述,5.1 基本时序元件的Verilog表述,5.1.6 含清0控制的锁存器及其Verilog表述,5.1 基本时序元件的Verilog表述,5.1.6 含清0控制的锁存器及其Verilog表述,5.1 基本时序元件的Verilog表述,5.1.7 异步时序电路的Verilog表述特点,5.1 基本时序元件的Verilog表述,5.1.8 时钟过程表述的特点和规律,5.1 基本时序元件的Verilog表述,5.1.8 时钟过程表述的特点和规律,5.2 二进制计数器及其Verilog表述,5.2.1 简单加法计数器及其Verilog表述,5.2 二进制计数器及其Verilog表述,5.2.1 简单加法计数器及其Verilog表述,5.2 二进制计数器及其Verilog表述,5.2.2 实用加法计数器设计,5.2 二进制计数器及其Verilog表述,5.2.2 实用加法计数器设计,5.2 二进制计数器及其Verilog表述,5.2.2 实用加法计数器设计,5.3 移位寄存器的Verilog表述与设计,5.3.1 含同步预置功能的移位寄存器设计,5.3 移位寄存器的Verilog表述与设计,5.3.2 使用移位操作符设计移位寄存器,5.4 可预置型计数器设计,5.4.1 同步加载计数器,5.4 可预置型计数器设计,5.4.1 同步加载计数器,5.4 可预置型计数器设计,5.4.2 异步加载计数器,5.4 可预置型计数器设计,5.4.3 异步清0加载计数器,5.4 可预置型计数器设计,5.4.3 异步清0加载计数器,5.4 可预置型计数器设计,5.4.4 同步清0加载计数器,5.5 时序电路硬件设计与仿真示例,5.5.1 编辑电路、创建工程和仿真测试,5.5 时序电路硬件设计与仿真示例,5.5.1 编辑电路、创建工程和仿真测试,5.5 时序电路硬件设计与仿真示例,5.5.2 FPGA硬件测试,习 题,实验与设计,5-1应用宏模块设计数字频率计,实验与设计,5-1应用宏模块设计数字频率计,实验与设计,5-1应用宏模块设计数字频率计,实验与设计,5-1应用宏模块设计数字频率计,实验与设计,5-1应用宏模块设计数字频率计,实验与设计,5-1应用宏模块设计数字频率计,实验与设计,5-1应用宏模块设计数字频率计,实验与设计,5-2计数器设计实验,5-3 数码扫描显示电路设计,实验与设计,5-4 模可控计数器设计,5-5 串行静态显示控制电路设计,实验与设计,5-6 高速硬件除法器设计,5-7 不同类型的移位寄存器设计,