第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 简易逻辑分析仪 简易逻辑分析仪 2003 年 9 月 18 日 2003 年 9 月 18 日 第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 目 录 目 录 摘 要 2 一、 方案设计与论证 1、 数字信号发生器模块 3 2、 8 位输入、触发电路 3 3、 存储电路 4 4、 控制系统 4 5、 波形显示模块 5 二、 总体设计 6 三、 系统实现与理论分析 1、 数字信号发生器模块 7 2、 8 路数据保持模块 7 3、 逻辑门限电压比较模块 8 4、 输入数据采集模块 8 5、 数据存储模块 9 6、 示波器 X-Y 通道控制模块 10 7、 触发点和时间线显示模块 11 8、 键盘模块 12 四、 软件设计 13 五、 系统测试 14 六、 结论 15 七、 参考文献 16 附录 1:系统硬件电路原理图 17 1 第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 摘 要 摘 要 本设计采用单片机（89C51）和可编程逻辑器件（EPM7128）作为系统 的控制核心。整个设计采用了模块化的设计思想，包括数字信号发生器、 采样保持电路、逻辑信号门限电压比较、信号采集与存储、示波器 X-Y 通道控制、触发点与时间标志线控制、D/A 转换、液晶显示、控制面板等 功能模块。 数字信号发生器由单片机读取 8 个外部开关状态， 经循环移位 输出。 单片机检测 8 通道输入， 在满足触发条件时， 进行一次采样和存储， 输入经采样保持器 LF398，既可以满足对 8 路信号的 A/D 转换为同一时刻 的数据，又可以提高输入阻抗。CPLD 一方面控制存储器里的数据输出， 经 DAC0800 转换为模拟电压后作为示波器的 Y 通道输入； 另一方面由 CPLD 产生 8 位的循环递增数字信号， 经 DAC0800 转换为模拟电压后， 其电压波 形为锯齿波，将它作为示波器的 X 通道输入。存储器采用双口 RAM （IDT7132） ，这样可较简单的实现单片机与 CPLD 之间的通信。整个系统 较好的实现了题目的要求，达到了较高的性能指标。 2 第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 一、 方案设计与论证 一、 方案设计与论证 1、 数字信号发生器模块 1、 数字信号发生器模块 方案一：采用 74LS199 产生 8 路数字信号。74LS199 是具有串行/并 行输入及并行/串行输出的 8 位移位寄存器。利用 74LS199 的并行置数功 能可实现逻辑信号的预置； 利用 74LS199 的移位功能可实现逻辑信号的循 环、 重复输出。 但此方案控制复杂， 且需频率为 100Hz 的时钟， 不易采用。 方案二： 采用单片机编程实现序列信号发生器。 通过 8 路拨段开关来 设定要产生的序列信号，单片机读取这 8 路信号，经过处理，产生循环移 位序列，且单片机定时精确。此方案简单可行。故我们采用了方案二。 2、 8 位输入、触发电路 2、 8 位输入、触发电路 方案一： 采用 8 片模数转换器同时对 8 路信号进行采集， 然后将采集 到的数据用单片机与转换成数字量的逻辑门限电压进行比较以决定其逻 辑。 16 级逻辑门限可由键盘输入。此方案能实时的对信号进行采集、比 较和存储。但需要的 AD 芯片较多，不宜采用。 方案二： 将 8 路输入信号通过 8 个比较器进行比较， 比较器的基准电 压可以接到 DAC0832 的输出端， 单片机根据所需的逻辑门限电压， 将其对 应的数字量发送给 DAC0832，在 DAC0832 的输出端即可得到所需的逻辑门 限电压， 可较好的实现 16 级逻辑门限的变化。 此方案可实现题目的要求， 但所用器件较多，且占用单片机较多的 I/O 口，故未采用。 方案三：将 8 路输入信号先用采样保持器 LF398 进行保持，以保证 A/D 转换的 8 路数据为同一时刻的数据，然后使用 8 通道 A/D 转换器 3 第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 ADC0809 顺序采集保持在 LF398 中的数据，并用单片机判断其逻辑。逻辑 门限电压由键盘输入给单片机，实现题目要求的 16 级门限变化。此方案 容易控制，实现简单。故我们采用此方案。 3、 存储电路 3、 存储电路 方案一：采用 RAM（6264）作为数据存储器。单片机负责将波形数据 写入 RAM，CPLD 控制 RAM 中波形数据的输出。EPM7128SLC-15 内部门延时 在几十纳秒级，RAM（6264）的读取速度小于 100ns，完全可以在示波器 上显示八路信号。但因实现单片机和 CPLD 共同控制 RAM（6264）的方法 比较复杂，所以不采用此方案。 方案二：采用双口 RAM（IDT7132）作为数据存储器。由于 IDT7132 有两组相互独立的数据线、地址线、片选线和读写控制线，因此单片机和 CPLD 可以对双口 RAM 同时进行读写操作，并且互不影响。这样单片机可 利用双口 RAM 的其中一组数据线、 地址线、 控制线对双口 RAM 进行写操作， CPLD 可利用双口 RAM 的另一组数据线、地址线、控制线对双口 RAM 进行 读操作，控制简单，容易实现单片机与 CPLD 之间的通信。而且 IDT7132 的读写时间小于 100ns，这样输出数据的速度完全可以在示波器上显示 8 路信号。此方案控制简单，能实现高速读取，故选用此方案。 4、 控制系统 4、 控制系统 方案一： 使用单片机的最小系统控制方式。 即由单片机控制所有的外 围设备，包括 A/D 转换器、存储器、键盘及显示、D/A 转换器。这要求单 片机除了完成基本的处理分析外，还需要完成信号的采集、存储、显示、 4 第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 示波器的 X、Y 通道控制等控制与处理工作。其优点是系统规模较小，有 一定灵活性，但是程序复杂，调试困难，难以达到题目要求。 方案二：使用 FPGA/CPLD 或带有 IP 核的 FPGA/CPLD 方式。即用 FPGA/CPLD 完成采集、存储、键盘、显示及 A/D、D/A 等的控制功能。此 方案的优点在于系统结构紧凑，可以实现复杂测量与控制、操作方便；缺 点是调试过程繁琐。 方案三：使用单片机与 CPLD 相结合的方式。即由单片机完成人机界 面、系统控制、信号的采集分析及信号的处理和变换，而利用 CPLD 控制 数据的输出及示波器 X、Y 通道的控制。这个方案兼顾了前两种方案的优 点，故选用此方案。 5、 波形显示模块 5、 波形显示模块 方案一：用模拟示波器的 Y-T 方式来显示 8 路信号。Y 通道循环输入 8 路信号，各路信号的电平不同，即可在示波器上显示 8 路信号的波形。 此方案的优点是示波器的通道控制简单， 但波形难以做到稳定， 故不采用。 方案二：用模拟示波器的 X-Y 方式来显示 8 路信号。X 通道的扫描信 号为周期的锯齿波。 Y 通道的 8 路波形信号电压是通过 CPLD 取出双口 RAM 中的数据经 D/A 转换（DAC0800，转换速度 85ns）后得来。这样就可以给 每路信号的逻辑电平分配不同的数字量， 经 D/A 转换后就使得各路信号的 逻辑电平都对应着不同的模拟电压， 以实现在示波器上显示 8 路通道的波 形，同时，利用模拟示波器的 X-Y 方式可做到 X、Y 通道信号的严格同步， 使波形显示清晰稳定,故采用方案二。 5 第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 二、 二、 总体设计总体设计 本系统采用单片机和可编程逻辑器件作为数据处理及控制核心， 由单 片机完成人机界面、系统控制、信号的采集分析及信号的处理和变换，而 利用 CPLD 控制数据的输出及示波器 X、 Y 通道的控制。 将设计任务分解为 信号发生器、逻辑信号门限电压比较、信号采集与存储、示波器 X-Y 通道 控制、触发点与时间标志线控制、D/A 转换、液晶显示、控制面板等功能 模块。图 2-1 给出了系统的总体框图。 图 2-1 系统总体框图 注：系统硬件电路原理图见附录 1。 Y 通道 X 通道 地址及控制信号 触发信号 时钟脉冲 CLOCK 89C51 8 路数字信 号发生器 8 位拨段开关 8 通道 A/D ADC0809 89C51 通道选择 数字输出 双口 RAM IDT7132 DATA0-7 ADDRESS0-8 液晶显示 键盘 CPLD EPM7128 DAC0800 DATA0-7 DAC0800 D/A 数字量 保 持 器 6 第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 三、 系统实现及理论分析 三、 系统实现及理论分析 1、 数字信号发生器模块 1、 数字信号发生器模块 用 89C51 产生 8 路逻辑信号序列及同步时钟脉冲。在 89C51 的 P2 口 接 8 个开关，单片机不停的读入 8 个开关的状态并与上次状态数据比较， 若不同，则保存读入的状态数据，若相同，则状态数据不变，这样就可 以实现逻辑信号序列的预置功能。利用 89C51 的定时器定时 10ms，每到 一个 10ms，就将 8bit 的状态数据发送到 P1 口，然后将 8bit 的状态数据 通过循环移位指令进行循环移位，这样就可以产生时钟频率为 100Hz 的 循环移位的逻辑信号序列且输出信号为 TTL 电平,满足题目要求。电路原 理图如图 3-1 所示。 EA/VP 31 X1 19 X2 18 RESET 9 RD 17 WR 16 INT0 12 INT1 13 T0 14 T1 15 P10 1 P11 2 P12 3 P13 4 P14 5 P15 6 P16 7 P17 8 P00 39 P01 38 P02 37 P03 36 P04 35 P05 34 P06 33 P07 32 P20 21 P21 22 P22 23 P23 24 P24 25 P25 26 P26 27 P27 28 PSEN 29 ALE/P 30 TXD 11 RXD 10 U1 RES4 Y2 12M C2 30P C3 30P GND C1 47U R1 2.7K GND +5V U2 U3 SW SPST +5v Q CLOCK 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 S1SW DIP-8 2 3 4 5 6 7 81 4.7K +5V GND 89C51 图 3-1 信号源产生电路原理图 2、 8 路数据保持模块 2、 8 路数据保持模块 8 路数据保持电路的作用是当时钟触发脉冲到来时，启动 LF398 对 8 7 第六届全国大学生电子设计竞赛 史慧、王琦、谢卫东 路输入信号进行保持，这样可以保