*1 第七章 总线 7.1 总线概述 7.1.1 总线的组成 连接计算机主要部件的总线称 为系统总线。系统总线通常包含 50100条分立的线，由数据总线、 地址总线、控制总线和电源线和地 线组成。 *2 数据总线用来传送各功能部件之 间的数据信息。 地址总线主要用来指出数据总线 上的数据在主存单元或I/O端口的地 址。 *3 控制总线用来控制对数据总线、 地址总线的访问和使用，典型的控 制信号包括： 存储器写(Memory Write)：将数 据总线上的数据写入被寻址的存储 单元。 存储器读(Memory Read)：将所 寻址的存储单元中的数据放到数据 总线上。 *4 I/O写（I/O Write）：将数据总 线上的数据输出到被寻址的I/O端口 内。 I/O读（I/O Read）：从被寻址 的I/O端口的数据放到数据总线上。 总线请求（Bus Request）： 表示某个模块需要获得总线的控制。 *5 总线允许(Bus Grant)：表示发出 请求的模块已经被允许控制总线。 数据确认(Date ACK)：表示数据 已经被接收，或已经放到了总线上。 中断请求(Interrupt Request)： 表示某个中断正在请求。 *6 中断确认（Interrupt ACK）： 确认请求的中断已经被识别。 时钟（Clock）：用于同步操作 。 复位（Reset）：初始化所有模 块。 *7 电源线与地线用来提供计算机合 理、可靠地工作。一般电源线有+5V、 -5V、+12V、-12V和地线等。 *8 7.1.2 总线性能指标 总线性能指标包括： 总线宽度：它是指数据总 线的根数，用bit（位）表示，如8 位、16位、32位、64位（即8根、 16根、32根、64根）。 *9 标准传输率：即在总线上 每秒能传输的最大字节量，用 MB/s（每秒多少兆字节）表示。 如总线工作频率为33MHz, 总线宽 度为32位，则它最大的传输率为 132MB/s。 *10 时钟同步/异步：总线上 的数据与时钟同步工作的总线称 同步总线，与时钟不同步工作的 总线称异步总线。 *11 总线复用：为了提高总线 的利用率，优化设计，将地址总线 和数据总线共用一组物理线路，只 是某一时刻该总线传输地址信号， 另一时刻传输数据信号或命令信号 。这叫做总线的多路复用。 *12 信号线数：即地址总线、 数据总线和控制总线三种总线数的 总和。 总线控制方式：包括并发 工作、自动配置、仲裁方式、逻辑 方式、计数方式等。 *13 其它指标：如负载能力问题 。通常用可连接扩充电路板数来反 映总线的负载能力。此外，如电源 电压是5V还是3V、总线能否扩展64 位宽度等等，这些指标也十分重要 。 *14 7.1.3 总线标准 所谓总线标准，可视为系统与 各模块、模块与其它模块之间的一 个互连的标准界面。这个界面对它 两端的模块都是透明的。界面的任 何一方只需根据总线标准的要求完 成自身一面接口的功能，而不必了 解对方接口与总线的连接要求。 *15 *16 目前流行的总线标准有： （了解） 1ISA (Industrial Standard Architecture)总线。它是IBM为了 采用全16位的CPU而推出的，又称 AT总线，它使用的总线时钟独立于 CPU，因此CPU可以采用比总线频 率更高的时钟，它有利于CPU性能 的提高； *17 由于ISA总线没有支持总线仲裁的硬 件逻辑，因此它不能支持多台主设备 （即不支持多台具有申请总线控制权 的设备）系统；由于ISA上的所有数 据的传送必须通过CPU或DMA（直接 存储器存取）接口来管理，因此使 CPU花费了大量时间来控制与外部设 备交换数据。ISA总线时钟频率为 8MHz，最大传输率为16MB/s，数据 线为16位，地址线为24位。 *18 2EISA(Extended Industrial Standard Architecture)总线。它 是一种在ISA基础上扩充开发的总线 标准，与ISA可以完全兼容。它从 CPU中分离出了总线控制权，是一 种具有智能化的总线，能支持多总 线主控和突发方式的传输，提供多 处理器控制功能。 *19 EISA总线的时钟频率为8MHz，最 大传输率为33MB/s，数据总线为 32位，地址总线为32位，扩充 DMA访问范围达232。但由于其结 构比较复杂，成本高，并未得到广 泛推广。 *20 3VESA(Video Electronic standard Association)总线或称VL- BUS总线，是由视频电子标准协会提出 的局部总线标准(局部总线是指在系统 外，为两个以上模块提供的高速传输信 息通道)。VESA是由CPU总线演化而来 ，采用CPU的时钟频率达33MHz, 数据 总线为32位，可扩展到64位，最大传输 率达到132MB/s。 *21 它配有局部控制器。通过局部控制 器的判断，将高速I/O直接挂在 CPU上，实现CPU与高速外设之间 的高速数据交换。 缺点：规范定义不严格，兼容性差 、总线速度受CPU速度影响 *22 4PCI（Peripheral Component Interconnect外部设 备互连总线）是由Intel公司提供的 总线标准。它与CPU时钟频率无关 ，自身采用33MHz总线时钟，数据 总线为32位，可扩充到64位，数据 传输率达132MB/s246MB/s。 *23 PCI比VESA规范定义严格，因而具 有很好的兼容性，与ISA, EISA总 线均可兼容，可以转换为标准的 ISA, EISA。它能支持无限读写突 发方式，速度比直接使用CPU总线 的局部总线快。它可视为CPU与外 设之间的一个中间层，通过PCI桥 路（PCI控制器）与CPU相连。 *24 PCI控制器有多级缓冲，可把 一批数据快速写入缓冲器中。在这 些数据不断写入PCI设备过程中， CPU可以执行其它操作，即PCI总 线上的外设与CPU可以并行工作。 *25 PCI总线支持两种电压标准：5V 与3.3V。3.3V电压的PCI总线可以用 于便携式微机中。 EISA的PCI都具有即插即用（ plug and play）功能，即任何扩展 卡只要插入系统便可工作，尤其是 PCI采用的技术非常完善，它为用户 提供了真正的即插即用功能。 *26 PCI总线可扩充性好，当总线 驱动能力不足时，可以采用多层结 构。每个PCI还配有一个延时器， 它规定系统中设备使用PCI总线的 最长时间周期，CPU通过PCI总线 上的所有设备延时器来优化系统的 性能。 *27 5. PCI Express总线 前身为3GIO。在新一代的存储系 统中已经得到普遍应用。能提供极高 的带宽。 现在的微型机系统结构多采用不 同总线构成的多总线结构，即在主机 板上留有不同总线的插槽。 7.2 7.2 总线结构总线结构 7.2.1 7.2.1 总线结构的物理实现总线结构的物理实现 l从物理角度上讲，系统总线就是一组导线。一般 在计算机主板上是一组印刷线路。在这组导线上 设置了一些插槽，用于插入CPU、主存条、I/O卡 等插件板，这些插件板通过插槽接入总线。如图7 -1所示。 图图7-17-1总线结构的物理实现总线结构的物理实现 微机系统I/O总线标准 1 2 3 5 4 6 7 ISA USB PCI IDE Mem. CPU AGP l1传统总线结构 图7-2给出了传统的总线结构。在CPU与Cache之间设置了局部的 总线。它将CPU与Cache或多个局部设备连接。Cache控制器不仅 将Cache连接到局部总线上，而且还将它直接接入到系统总线上。 这样Cache就可通过系统总线与主存储器直接交换信息，减少了 CPU频繁访问主存储器。而且I/O与主存储器之间的信息交换也不 会影响CPU的工作。采用扩充总线可使系统支持更多的I/O设备。 由图中我们看到扩充总线的设置，将局域网、小型计算机接口（ SCSI）、调制解调器（Modern）和串行接口都连接起来，并且通 过这些接口又可以与各类I/O设备相连，因此它可以支持相当多的 I/O设备。同时，扩充总线又通过扩充总线接口与系统总线相连。 使用扩充总线接口实现了两条总线的信息传送。这种总线结构允 许系统支持更广泛的I/O设备，可提高系统的工作效率。 图图7-2 7-2 传统总线结构传统总线结构 图7-2中扩充总线上的网络模块可以连接局域网（如以 太网），广域网（如包交换网）、SCSI（小型计算机 系统接口）。串行接口可用来支持打印机或扫描仪。 尽管传统的总线结构比单总线结构的工作效率有了明 显地提高，但是在性能越来越高的I/O设备面前仍然满 足不了它们的工作需要。由图7-2我们看到无论高速还 是低速外设均接到扩充总线上，这将影响总线数据传输 率，使系统性能下降。因此，工业上普遍采用的方法是 建立一条高速总线，这条总线将系统的其它高速设备紧 密地集成在一起。 l2高性能总线结构 图7-3给出了高性能总线结构的典型示例。它在原有的传统总线结 构中增添了一条高速总线，在高速总线上挂接了一些高速的外部 设备，如高速局域网（LAN）、视频、图形工作站、SCSI和 P1394局部外设总线的接口控制器，这条高速总线专门用来支持大 容量、高速度的I/O设备。挂接在高速总线上的I/O设备通过Cache 控制器机构中的高速总线桥或高速缓冲器（Cache）与系统总线和 局部总线相连，建立了它与CPU、存储器之间的密切联系，而一 些较低速的设备如传真机（FAX）、调制解调器、串行接口等仍 连接在扩充总线上，由扩充总线和高速总线之间的接口来缓冲通 信。 高性能总线结构的优点是高速总线使高速设备与CPU之间联系更 加紧密，同时又可独立于CPU工作，使得CPU与高速设备各自的 工作效率得到更大的提高，这样CPU与高速总线之间的速度差异 以及信号线定义之间的差异，均可得到很好的协调，同时CPU结 构的变化也不会影响到高速总线工作，反之亦然。 图图7-3 7-3 高性能总线结构高性能总线结构 *36 总线控制的问题，它主要包括：总 线仲裁和总线通信控制。 7.3 总线控制 *37 7.3.1 总线仲裁 具有多个发送设备和多个接收 设备共享一根总线的系统中，一根总 线上不允许多个发送设备同时使用总 线，选择哪个发送设备使用总线需要 有一种仲裁的方法。仲裁方法大致可 分为集中式仲裁方法和分散式仲裁方 法两类。 *38 集中式的方法中，各个发送设备可 以由总线控制器来分配总线时间。 它可以是独立的模块，也可以是 CPU的一部分；分散式的方法中， 没有总线控制器，每个部件中包含 访问控制逻辑，这些模块共同作用 分享总线，谁先分享总线由它们自 己的控制逻辑来完成。 *39 集中式仲裁方法分为状态查 询方式、分时访问方式和独立请 求方式。 下面介绍几种集中式仲裁方法。 *40 一、状态查询方式仲裁 图7-4给出了一个状态查询方 式仲裁的执行过程，总线控制器（ Bus Master）负责对各个发送方发 布BUS GRANT（总线允许）控制 信号，以表明它已经允许使用共享 的总线。在分配BUS GRANT中， 总线控制器使用来自发送方的状态 信息。 *41 7-4 *42 当它查询到发送方有数据发送时，总 线控制器将BUS GRANT置位，这个 被选中的发送方可以使用系统总线对 一个或更多的接收方发送数据，未选 中的发送方必须保持在三态的高阻状 态以防干扰。当BUS GRANT信号被 撤消时，发送方必须在一个固定的时 间段内终止它的总线活动。然后，对 下一个发送方的BUS GRANT置位。 *43 二、分时访问方式仲裁 如图7-5所示，总线控制器对各 个发送方按照固定的时间间隔分配总 线时间，而不考虑发送方的状态。总 线控制器给出的一个BUS GRANT的 持续时间对于发送方执行一个操作来 说足够长。但是两个连续的BUS GRANT之间并没有明显的时间延迟 。 *4