第五章 静态MOS门电路 n5.1 CMOS门电路 n5.2 复杂的CMOS门 n5.3 异或门和同或门 n5.4 多路选择器电路 n5.5 触发器和锁存器 n5.6 D触发器和D锁存器 n5.7 CMOS门电路的功耗 n5.8 功耗和延迟的折中 5.1 CMOS门电路 CMOS电路中器件的尺寸 伪NMOS器件的尺寸确定 伪NMOS逻辑 n伪NMOS逻辑是CMOS变型电路 n伪NMOS门的负载管是一栅极接地的PMOS管 n特点是普通的NMOS门,用一个等效PMOS器件代替 了NMOS负载管 n缺点:指定各有比的MOS管的尺寸比;当下拉电路 通时,要产生静态功耗;速度低;功耗大. n优点:输入每个变量仅用一个MOS管,最小负载可 以是一个单位栅极负载,CMOS至少两个;且PMOS 负载没有衬偏调制效应;管子少;密度高. 3X器件的版图及其等效尺寸 等效宽度 n三个串联晶体管的宽度分别为W1，W2 和W3，若全部导通，合并在一起形成一 个等效器件，其等效宽度为： n并联的三个晶体管，若全部导通，其等 效宽度为： 5.1 CMOS门电路 n例：确定传统CMOS 3输入与非门和或非门的器件尺寸。假设 基本反相器的PMOS宽度为2W，NMOS宽度为W，使3输入与 非门和或非门与反相器具有相同延迟特性。 8输入与门 摩根定律的原理示意图 8输入AND门转换成NOR门 8输入与函数的多级逻辑实现 一个反相器驱动4个相同的扇出 2输入与非门的电压传输特性 NMOS与非门 n两个增强型驱动管串接与耗尽型作为负 载管串接 n现在来计算VOL 设输入电压均为高电平, 此时驱动管处于非饱和状态;负载管处于 饱和状态,电路中通过晶体管的电流相等 NMOS与非门 NMOS与非门 NMOS与非门 NMOS与非门 NMOS与非门 NMOS与非门输出电容 NMOS与非门 晶体管尺寸的考虑 晶体管尺寸的考虑 晶体管尺寸的考虑 衬偏调制效应 n多输入与非门,如果与输出端连接的NMOS管的源极 电位与衬底电位不相等,该管的速度较慢 n假如A、B、C的三个NMOS管最初都是截止的，输入 为D的NMOS管导通后又截止，这将使该管源极节点 电容C1充电至高电平 n当所有输入高电平时，此时输入为D的NMOS管的源 极仍为高电平， nC1通过栅极信号分别为A、B、C的各个N型管进行放 电，后输入为D的N型管才逐渐导通，因此这个门的 导通时间比其它的长 n为减小衬偏调制效应，减小内部电阻；对N型管则多 采用并联方式。NP在衬偏调制效应方面 2输入或非门的电压传输特性 或非门最低电平 或非门电容分布 总结 5.1 CMOS门电路 n例：在下面两种情况下，分别计算图中所示2 输入与非门的转换阈值VS：第一种情况是一 个输入连接到VDD而另一个输 入从0变到VDD，第二种情况 是两个输入连接在一起。假 设0.18m工艺参数中所有 晶体管的宽度为400nm。 5.2 复杂的CMOS门 n对偶原理： n摩根定律： 5.2 复杂的CMOS门 n或与非门的逻辑函数： n运用摩根定律 n在CMOS电路中，NMOS将输出下拉到低，PMOS 将输出上拉到高 n或与非门的NMOS应实现功能： n或与非门的PMOS应实现功能： CMOS逻辑结构 n负载管用的是PMOS管 n规则1:与是NMOS串NMOS n规则2:或是NMOS并NMOS n规则3:或是NMOS支路并支路NMOS n规则4:与是NMOS支路串支路NMOS n规则5:输出为NMOS阵列的逻辑补 n规则6:PMOS电路为NMOS电路的对偶电路,当输入的NMOS 为串联连接时,则PMOS部分为并联连接;当输入的NMOS为 并联连接时,则PMOS部分为串联连接,这种对偶原则也适应 任一子块逻辑 或与非门的CMOS实现 通用复杂门的表示法 要在CMOS中实现某种 功能，需要构造两个转 换网络： 一个下拉网络（n型器 件的复合结构） 一个上拉网络（p型器 件的复合结构） 复杂的CMOS门电路 n例：用单级复杂CMOS门和伪NMOS门实 现 例子 例子 5.3 异或门和同或门 n异或（XOR）： n同或（XNOR）： 异或门和同或门的静态实现 5.4 多路选择器电路 n多路选择器 （MUX）： 5.5 触发器和锁存器 n静态时序电路特征： n将一个或多个输出节点连接到输入端，可引 起正反馈或再生 n数字集成电路中最常见的双稳态电路： n锁存器 n触发器 基本的双稳态电路 交叉耦合的反相器和相应的电压传输特性 基本的双稳态电路 n单个门传输延迟： n双稳态电路从一个稳定状态转换到另一 个稳定状态： n将与原输入状态反向变化的触发脉冲加在输 入端并超过VS且保持2tp时间段以上 用或非门构成的SR锁存器 由或非门交叉耦合构成的SR锁存器 用或非门设计SR锁存器 n例：在0.13m的CMOS中，用或非门设计 一 个SR锁存器，使从S到Q的延迟和从R到 的延 迟都为400ps。假设 Q和 驱动的总负 载为100fF，并且 L=100nm。 用与非门构成的SR锁存器 JK触发器 由JK触发器构成的主从触发器 下降沿触发的JK触发器 5.6 D触发器和D锁存器 电位敏感和透明传输的D锁存器 边沿触发和不透明的D触发器 D锁存器的工作原理 D触发器的工作原理 触发器的时序参数 锁存器的时序参数 D锁存器的门级实现 D锁存器的与或非门实现 5.7 CMOS门电路的功耗 n通常功耗公式：P=IDVDD ID是所有从VDD到Gnd的电流 nCMOS电路中，功耗的来源： n动态功耗 n电容转换产生的功耗 n转换期间从VDD到Gnd流过的短路电流引起的短路功耗 n输出波形中短时脉冲波形干扰引起的功耗 n静态功耗 n泄漏电流（亚阈值电流和源/漏结反偏电流）引起 n直流待机电流（例如，低电平输出时的伪NMOS电路）引起 动态功耗需要考虑的因素 电容转换产生的功耗 n平均充电电流： n转换功耗： n由于操作的平均频率favg可用行为因子 与时 钟频率fclk的乘积表示 ，所以转换 功耗为： 转换功耗 n例：在下图中，8个时钟周期内，输出共 有4次翻转，这个节点的行为因子是多少 ？ 转换功耗 n例：计算一个反相器的转换功耗，其中 Wp=800nm，Wn=400nm，VDD=1.8V， 驱动的总负载为50fF，平均转换频率是 250MHz。 转换过程中短路电流的流动 短路功耗 n短路电流流过的时间取决于输入的上升/下降 时间： n短路功耗： n由于 n所以 n设 得 动态功耗 n总的动态功耗为： n第一项为电容转换引起的功耗，第二项为 转换期间从VDD到Gnd流过的短路电流引起 的短路功耗 利用或非门的 短时脉冲波形 干扰 静态功耗 n静态功耗的三个基本来源： n亚阈值泄漏电流 n源/漏结反偏引起的pn结泄漏电流 n输出低状态的直流电流 静态功耗 n亚阈值电流： npn结反偏电流： n总泄漏电流： n总静态功耗： n伪NMOS门中，输出为低的直流电流IDC 是通过将输出设置成VOL计算得到，直流 功耗： 完整的功耗公式 n对于标准的CMOS门，功耗为： n对于伪NMOS门，功耗为： 5.8 功耗和延迟的折中 n功耗-延迟积（PDP）： 门的平均功耗： 门的平均传输延迟： 所以 nPDP代表一个门每次翻转操作的能量 5.8 功耗和延迟的折中 n能量-延迟积（EDP）： 由于 K2是由器件尺寸决定的常数 所以 几个设计的能量-1/延迟图 能量延迟积-电源电压 5.8 功耗和延迟的折中 n例：比较两种情况下芯片的功耗。一种 情况是，芯片具有10M门，行为因子是 10%，VDD=1.8V，时钟频率是500MHz， 并且每个节点的平均电容是20fF。第二 种情况是，芯片具有50M门，行为因子 是5%，VDD=1.2V，时钟频率是1GHz， 并且每个节点的平均电容是10fF。哪个 设计更好？为什么？ 5.1作业题 5.2作业题 5.3作业题 5.5例题 5.5例题 5.9例题 5.12例题 5.16例题