计算机组成原理第一组：一、论述题1、解释术语：总线周期。答：CPU与存储器或输入输出设备之间进行一次数据传送所需的时间。由于存贮器和I/O端口是挂接在总线上的，CPU对存贮器和I/O接口的访问，是通过总线实现的。通常把CPU通过总线对微处理器外部（存贮器或 I/O接口）进行一次访问所需时间称为一个总线周期。二、分析题1、CPU结构图如下图所示，其中有一个累加寄存器AC，各部分之间的连线表示数据通路，剪头表示信息传送方向。（1） 标明图中四个存储器的名称。（2） 简述指令从主存取到控制器的数据通路。（3） 简述数据在运算器和主存之间进行存/取访问的数据通路。1、(1)a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，d为程序计数器PC。 (2)主存 M 缓冲寄存器 DR 指令寄存器 IR 操作控制器。 (3)存贮器读 ：通过AR先置操作数地址，M DR ALU AC 存贮器写 ：通过AR先置操作数地址，AC DR M 三、计算题1、已知某磁盘存储器转速为2400转/分，每个记录面道数为200道，平均查找时间为60ms，每道存储容量为96Kbit，求磁盘的存取时间与数据传播率。（20分）1、 解：磁盘每秒钟转2400转/60秒=40转/秒， 磁盘的平均存取时间=平均找道时间+平均等待时间 =60ms+1/(2*40)s=(60+12.5)ms=72.5ms 因为每道容量为96Kbit，而磁盘每秒钟转40转/秒，所以数据传输率为96Kbit*40=3840K bit/秒 = 480KB/秒 2、今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，近假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。请问：（30分）（1） 流水线的操作周期应设计为多少？（2） 若相邻两条指令发生数据相关，并且在硬件上不采取措施，那么第二条指令推迟多少时间进行？（3） 若果在硬件设计上加以改进，至少推迟多少时间？2、解：(1) 流水操作周期为max(100,100,80,50)=100ns (2)两条指令发生数据相关冲突情况：ADD R1,R2,R3 R2+R3R1 SUB R4,R1,R5 R1-R5R4 。若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么在第1条指令“送结果”步骤完成后，第2条指令的“取数”步骤才能开始，也就是说，第2条指令要推迟两个操作周期，即200ns才能进行。 (2) 如果在硬件设计上加以改进，采用定向传送的技术，则只要第1条指令完成“运算”的步骤，第2条指令就可以“取数”了，因此至少需推迟100ns。第二组：一、计算题1、 某计算机系统的内存储器由Cache和主存构成，Cache的存取周期为45ns，主存的存取周期为200ns，已知在一段给定的时间内，CPU共访问内存4500次，其中访问340次内存。问：（30分）（1） Cache的命中率是多少？（2） CPU访问内存的平均时间是多少ns?（3） Cache/主存系统的效率是多少？2、 某总线在一个总线周期中并行传送8个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为70MHZ，求总线带宽是多少？（20分）二、分析题1、某机器的中断系统采用一级链路排队，优先级别由设备距CPU的物理位置决定（近高远低），如图所示。DVC0是扫描仪，DVC1是打印机。如在某一时刻，扫描仪和打印机均产生一个事件，试问IRQ线上的请求是由谁发出的？为什么？这个结论成立吗？ 三、论述题1、什么是闪速存储器？它有哪些特点？ 第三组：一、论述题1、 简述：一条指令通常由哪些部分组成？简述各部分的功能。答：通常情况下，一条指令要由操作码和操作数地址两部分内容组成。其中第一部分是指令的操作码，它确定了本条指令是执行算术、逻辑、读写等多种操作中的哪一种功能，计算机为每条指令分配了一个确定的操作码。第二部分是指令的操作数地址，用于给出被操作的信息 (指令或数据)的地址，包括参加运算的一或多个操作数所在的地址，运算结果的保存地址，程序的转移地址、被调用的子程序的人口地址等。二、 分析题1、指令格式结构如下所示，使分析指令格式以及寻址方式特点。1510 9 5 40OP目标寄存器源寄存器答：指令格式及寻址方式特点如下：（1）单字长二地址指令。（2）操作码字段OP可以指定26=64条指令。（3）源和目标都是通用寄存器（可分别指定32个寄存器），所以是RR型指令，两个操作数均在寄存器中。这种指令结构常用于算术逻辑运算类指令。三、计算题1. 有一台磁盘机器，平均寻道时间为30ms，平均旋转等待时间为120ms，数据传输速率为500B/ms，磁盘机桑存放着1000件每件3000B的数据。现欲把一件数据取走，更新后放回原地，假设一次取出或写入所需时间为：平均寻道时间+平均等待时间+数据传送时间。另外，使用CPU更新信息所需时间为4ms，并且更新时间同输入输出操作不相重叠。试问：（20分）（1） 更新磁盘上全部数据需要多少时间？（2） 若磁盘以及旋转速度和数据传输率都提高一倍，更新全部数据需要多少时间？答：（1）磁盘上总数据量 = 10003000B = 3000000B读出全部数据所需时间为 3000000B 500B / ms = 6000ms重新写入全部数据所需时间 = 6000ms所以，更新磁盘上全部数据所需的时间为 ：2（平均找道时间 + 平均等待时间 + 数据传送时间 ）+ CPU更新时间= 2（30+120+6000）ms + 4ms = 12304ms(2) 磁盘机旋转速度提高一倍后，平均等待时间为60ms；数据传输率提高一倍后，数据传送时间变为：3000000B 1000B / ms = 3000ms更新全部数据所需时间为：2（30 + 60 + 3000）ms + 4ms = 6184ms2、有一个具有20位地址和32位字长的存储器，问：（30分）（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K8位SRAM芯片组成，需要多少芯片？（3） 需要多少位地址作为芯片选择？答：（1）220= 1M， 该存储器能存储的信息为：1M32/8=4MB（2）如果存储器由512K8位SRAM芯片组成，需要芯片：（1024/512）（32/8）= 8（片）（3） 需要1位地址作为芯片选择。第四组：一、计算题1、将十进制数20.59375转换成32位浮点数的二进制格式来存储。答：整数部分20D=10100B,将20除2取倒序列20=24 0*23 22 0*21 0*20=10100B小数部分是乘2取整数0.59375*2=1.1875 10.1875*2=0.375 00.375*2=0.75 00.75*2=1.5 10.5*2=1 1 所以0.59375=0.10011所以 20.5937510100.100112、CPU执行一段程序时，Cache完成存取的次数为3800次，主存完成存取的次数为200次，已知Cache存取周期为50ns，主存是250ns，求Cache/主存系统的效率和平均访问时间。（30分）二、论述题1、简要说明程序中断方式中，（中断屏蔽触发器）IM,（中断请求触发器）IR,（允许中断触发器）EI,（准备就绪触发器）RD,（工作触发器）BS五个触发器的作用。答：它们的作用是: 中断屏蔽触发器（IM）:CPU是否受理中断或批准中断的标志.IM标志为“0”时,CPU可受理外界中断请求. 中断请求触发器（IR）:暂存中断请求线上由设备发出的中断请求信号.IR标志为“1”时表示设备发出了中断请求. 允许中断触发器（EI）:用程序指令来置位,控制是否允许某设备发出中断请求.EI为“1”时,某设备可以向CPU发出中断请求. 准备就绪的标志（RD）:一旦设备做好一次数据的接受或发送,便发出一个设备动作完毕信号,使RD标志为“1”. 工作触发器:（BS）:设备“忙”的标志,表示设备正在工作三、分析题1、流水线中有三类数据相关冲突：写后读（RAW）相关；读后写（WAR）相关；写后写（WAW）相关。判断以下三组指令各存在哪种数据类型的相关。（1）11 LAD R1,A;M(A)R1,M(A)是存储器单元12ADD R2,R1;(R2)+(R1)R2（2）13Add R3,R4;(R3)+(R4)R314MUL R4,R5;(R4)(R5)R4（3）15LAD R6,B;M(B)R6,M(B)是存储器单元16MUL R6,R7;(R6)(R7)R6答：（1）写后读（RAW）相关；（2）读后写（WAR）相关，但不会引起相关冲突；（3）写后读（RAW）相关、写后写（WAW）相关第五组：一、分析题1、 指令格式如下所示，OP为操作字段，试分析指令格式特点。3126 2218 17 16 15 0OP-源寄存器变址寄存器偏移量1、解：指令格式及寻址方式特点如下：单字长（32）二地址指令；操作码字段为6位，可指定26=64条指令；一个操作数在原寄存器（共16个），另一个操作数在存储器中（由变址寄存器内容+偏移量决定），所以是RS型指令。这种指令结构用于访问寄存器。二、计算题1、已知某8位机的主存采用半导体存储器，地址码为18位，若使用4K4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，试问：（30分）（1）若每个模块条为32K8位，共需几个模块条？（2）每个模块条内有多少片RAM芯片？（3）主存共需多少RAM芯片？CPU如何选择各模块条？1、(1)地址码18位，8位机，所以最大主存空间为（2568）KB所以需用模块数为（2568）/（328）= 8（块）（2）4K4位的SRAM芯片，构成32K8位的模块条，需（32K8位）/4K4位=16,即需8组SRAM，每组2条，才能构成一个模块条（3）共需816=128个RAM芯片CPU可用3位地址码选择8个模块板。2、（1）某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，求总线带宽是多少？（2）如果一个总线中并行传送64位数据，总线频率升为66MHz，求总线带宽是多少？（20分）2、解：(1) 设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据定义可得 Dr = D/T = D1/T = Df = 4B331000000/s=132MB/s(2) 64位=8B，Dr= Df = 8B661000000/s=528MB/s 3、某磁盘存储器转速为3000转/分，共有4个记录面，每毫米5道，每道记录信息为12288字节，最小磁道直径为230mm，共有275道。问：