总线结构与分类总线时序总线标准 片内AMBA总线总线标准 PCI总线现代串行总线 4 1总线技术 总线要素 实现计算机互联 线路介质种类电缆 双绞线 同轴线 光缆 无线特性数据传输率 MB s Mb s 带宽 噪声 失真 衰减特性等 总线是计算机系统中的信息传输通道 由系统中各个部件所共享 总线的特点在于公用性 总线由多条通信线路 线缆 组成计算机系统通常包含不同种类的总线 在不同层次上为计算机组件之间提供通信通路 总线协议总线参与者必须遵守的规则和约定 单总线 总线组织 多级总线高速设备和低速设备分开提高总线利用率 主板 片总线 AB CB DB 插槽 内总线 系统间连接 外总线 一般控制信号包括M IO写M IO读中断请求中断响应时钟 复位总线请求总线请求允许总线传输确认 总线分类 片内总线 芯片总线 片间总线 元件级总线 系统内总线 插板级总线 系统外总线 通信总线 地址总线 控制总线 数据总线 并行总线 串行总线 同步 异步 半同步 同步 异步 位置范围 功能 数据格式 时序 总线隔离 总线驱动 缓冲器 数据锁存 锁存器 总线隔离 三态门 设备抗干扰 光电耦合 三态锁存 缓冲 Di STB Do 例8086微处理器中的总线复用 8086采用地址总线与数据总线 地址总线与控制总线合用引脚的方式节约引脚数量 这种复用技术的基础是时间分隔和总线锁存技术 数据缓冲器 地址锁存器 AB DB ALE DEN 8086 AB DB AB DB ALE DEN Vcc 8282 STB 8282 STB 8282 STB 8286 T 8286 T ALE AD15 0 A19 S6 A16 S3 ABCS 译码器 RAM ABCS RAM MN MX D0 D15 D0 D15 8284A CLK READY RESET 8086CPU DI DO A B B A DO DI DI DO 总线带宽 单位时间总线能传送的最大数据 bit 量 例总线位宽16bit 传输需要2个周期 时钟频率33MHz 总线带宽 16 33 2 264Mbps 33MBps 提高总线带宽 提高时钟频率 增加位宽 减少传输周期数 例PCI总线位宽32bit 时钟33MHz 带宽 32X33 8 132MB s 总线仲裁 管理系统中多个主设备的总线请求 避免总线冲突当多个设备同时提出请求时按优先级裁决使用权 分布式 对等式 仲裁控制逻辑分散在连接于总线上的各个部件或设备中协议复杂且昂贵 效率高集中式 主从式 仲裁采用专门的控制器或仲裁器总线控制器或仲裁器可以是独立的模块或集成在CPU中协议简单而有效 但总体系统性能较低 模块1 模块2 模块N 仲裁器 串行仲裁 模块1 模块2 模块N 仲裁器 并行仲裁 总线请求BR 总线忙BB 总线允许BG BR BG BB 集中式仲裁 优先级由模块在BG线的位置决定灵活 易扩展模块数量多会减慢总线响应速度 优先级别由总线仲裁器内部模块判定 总线请求响应的速度快 扩充性较差 分布式仲裁 inout 主设备1 inout 主设备2 inout 主设备3 inout 主设备n 5V 使用总线的主设备必须in端为高 且将out置低 无中央仲裁器 主设备自带控制逻辑 请分析仲裁逻辑 仲裁线 总线忙 总线请求 总线操作与时序 通过总线进行数据传送称为总线操作 总线设备完成一次完整信息交换的时间称为总线周期 总线时序是指总线事件的协调方式 为实现可靠的数据传送 收发双方必须遵守的定时关系 读 写存储器周期读 写IO端口周期DMA周期中断周期 总线时序 同步总线时序 总线上所有信号之间的时间关系以同一个时钟为参考 CLK AB RD DB CLK上升沿发出地址 下降沿读 写 协调总线设备的步骤和配合 实现可靠的寻址和数据传输 电路简单 传输率高 TAD TDS TRS TRH TDH T 地址建立时间 数据建立时间 数据维持时间 读信号维持时间 读信号建立时间 异步总线时序 DB AB RD Master Slave 读 写 无绝对时间关系 采用握手方式保证数据传输同步 S 知道 开始发送 S线变高 DB有数据 RD WR 1读 S 那就结束了 S线变低 DB数据撤销 互锁联系 可靠性好 控制复杂 速度降低 适用于收发速率差异较大的总线操作 M 准备好接收了 M线变高 M ok 收到了 M线变低 半同步总线时序 共有时钟 可插入等待周期协调主控 受控设备同步 TW WAIT DB RD CLK AB 写 读 兼有同步总线简洁高速和异步总线可靠灵活的优点 逻辑规范信号有效电平 格式 传输方向 定时规范传输时序 收发同步 差错控制检错和纠错方法机械规范连接器的物理尺寸与标准电气规范总线元件的电气性能和约束通信协议总线参与者必须遵从的规定和约定 4 2总线标准 片内AMBA总线 AMBAAdvancedMicrocontrollerBusArchitecture 先进高性能总线AHB AdvancedHigh performanceBus 适用于高性能和高吞吐设备之间的连接 如CPU 片上存储器 DMA设备 DSP等先进系统总线ASB AdvancedSystemBus 适用于高性能系统模块 与AHB的主要不同是读写数据采用了一条双向数据总线先进外设总线APB AdvancedPeripheralBus 适用于低功耗外部设备 经优化减少了功耗和接口复杂度 适合较复杂的应用 需要遵守较简单的操作协议 拥有众多的第三方支持 AHB总线 AHB主要用于高性能模块 如CPU DMA和DSP等 之间的连接 单个时钟边沿操作 非三态的实现方式 支持突发传输 支持分段传输 支持多个主控制器 可配置32位 128位总线宽度 高带宽外部存储器接口 高性能ARM处理器 高带宽片上RAM DMAC 桥接器 UART Timer keypad PIO AMBA总线微处理器系统 AHB ASB APB AHB互连 AHB总线的接口信号 AHB主模块接口 AHBmaster 仲裁器授予 HGRANTx HREADY HRSEP 1 0 HRSETn HCLK HRDATA 31 0 HBUSREQx HLOCKx HADDR 31 0 HSIZE 2 0 HPROT 3 0 HBURST 2 0 HWDATA 31 0 HTRANS 1 0 HWRITE 传输完成 复位 时钟 读数据 写数据 地址 总线请求 总线锁定 传输类型 读写控制 传输大小 突发类型 保护控制 传输响应 AHB从模块接口 AHBslave HREADY HRSEP 1 0 HRSETn HCLK HRDATA 31 0 HADDR 31 0 HSIZE 2 0 HBURST 2 0 HWDATA 31 0 HTRANS 1 0 HWRITE 传输完成 复位 时钟 读数据 写数据 地址 传输类型 读写控制 传输大小 突发类型 传输响应 HSELx HMASTER 3 0 HMASTLOCK HSPLITx 15 0 Split capableslave 主机号 锁定序列 从机选择 分块完成请求 每个从机的最大地址空间1kB AHB基本传输时序 在AHB总线上 一次完整的传输可以分成两个阶段 地址传送阶段与数据传送阶段 数据传送阶段传送的是读或写的数据和响应信号 Addressphase Dataphase HCLK HADDR 31 0 Control HWDATA 31 0 HRDATA 31 0 HREADY Data Data A Tova Tovctl Tovwd Tohwd Tisrdy Tihrd Tisrd 地址有效时间 写数据有效时间 写数据保持时间 准备信号有效时间 读数据有效时间 读数据维持时间 控制信号有效时间 HWRITEHSIZEHBURSTHPROT Control 传输过程 主机传输发起从机传输响应 分块传输 1主机发起传输2从机给出SPLIT传输响应 并记录主机号3仲裁器移交总线至其他主机4从机准备好后 由HSPLITx指示仲裁器哪个主机应重获总线5仲裁器授予该主机总线6传输开始 从机以 OKAY 响应结束 HREADY与HRESP 1 0 配合 APB总线 APB主要用于低带宽的周边外设之间的连接 APBslave PENABLE PRSETn PCLK PRDATA 31 0 PADDR 31 0 PWRITE 读数据 PSELx PWDATA 31 0 写数据 地址 读写控制 从机选择 复位 时钟 选通 低速 低功耗外部总线 单个总线主设备控制器 非常简单 加上CLOCK和RESET 总共只有4个控制信号 锁存地址和控制 APB从模块接口 APB桥既是APB总线上唯一的主模块 也是AHB系统总线上的从模块 其主要功能是锁存来自AHB系统总线的地址 数据和控制信号 并提供二级译码以产生APB外围设备的选择信号 从而实现AHB协议到APB协议的转换 桥接器 UART Timer keypad PIO APB AHB 锁存地址使之在整个传输期有效 译码地址并产生外设选择信号PSELx 在一次传输期间只有一个选择信号有效 写传输 驱动数据到APB总线上 读传输 驱动APB数据到系统总线上 为传输产生选通信号PENABLE APBBRIDGE PENABLE PRSETn PCLK PRDATA 31 0 PADDR 31 0 PWRITE PSEL1 n PWDATA 31 0 系统总线从机接口 AHB APB APBslave PENABLE PRSETn PCLK PADDR 31 0 PWRITE PSELx PWDATA 31 0 PWDATA 31 0 HCLK A1 T1 T2 T3 T4 T5 D1 D1 A1 HADDR HRDATA HWRITE HREADY PADDR PRDATA PWRITE PSEL PENABLE 从APB读 HCLK HADDR HWDATA HWRITE HREADY PADDR PWDATA PWRITE PSEL PENABLE A1 T1 T2 T3 T4 T5 D1 D1 A1 T6 来自AHB写 IDELPSELx 0PENABLE 0 SETUPPSELx 1PENABLE 0 ENABLEPSELx 1PENABLE 1 Transfer Notransfer Transfer Notransfer APB传送状态 PCI总线 PeripheralComponentInterconnection外围组件互连 独立于CPU构造 支持多种外设 为PC广泛采用同步总线 33 66MHz时钟 32位传输 可扩展64位 突发传输模式 基本传输率132MBps地址 数据总线复用 减小总线规模 12345678 CLK AD 字节使能 CMD ADDRESS DATA1 DATA2 DATA3 PCI总线读操作 有效 代表总线周期开始 T1AD输出地址 输出总线命令码 T2AD输出高阻 有效 从机响应 T3AD输出数据 输出字节使能 主机在每个数据期1 2处采样AD 12345678 CLK AD 使能1 CMD ADDRESS DATA1 DATA2 DATA3 PCI总线写操作 PAR 效验 效验1 效验2 效验3 使能2 使能3 总线共享 充分利用总线带宽 A B C D 组合 A B C D A 数据包 多路转换 A B C D A B C D 组合 f1 A f2 B 多路转换 A B C D 共享总线 共享总线 f3 C f4 D TDM FDM 分时传送 分频带传送 A B C D 组合 s1 A s2 B 多路转换 A B C D 共享总线 s3 C s4 D CDM 分码型传送 串行总线 总线数据传输按位 bit 依时间次序进行 现代串行总线特征 差分信号 数据包形式 点对点 特点 经济 远距离 低干扰 应用日益广泛 传输方向 发送器 接收器 接收器 发送器 接收器 发送器 发送器 接