EDA技术与VHDL 第4章QiartusII使用方法 KX康芯科技 4 1QuartusII设计流程 1 创建工程准备工作 图4 1选择编辑文件 KONXIN 4 1QuartusII设计流程 1 创建工程准备工作 图4 2选择编辑文件的语言类型 键入源程序并存盘 4 1QuartusII设计流程 2 创建工程 图4 3利用 NewPrejectWizard 创建工程cnt10 4 1QuartusII设计流程 2 创建工程 图4 4将所有相关的文件都加入进此工程 4 1QuartusII设计流程 2 创建工程 图4 5选择目标器件EP1C6Q240C8 4 1QuartusII设计流程 3 编译前设置 图4 6选择配置器件的工作方式 4 1QuartusII设计流程 3 编译前设置 图4 7选择配置器件和编程方式 图4 8全程编译后出现报错信息 4 全程编译 4 1QuartusII设计流程 图4 9选择编辑矢量波形文件 5 时序仿真 4 1QuartusII设计流程 图4 10波形编辑器 5 时序仿真 4 1QuartusII设计流程 图4 11设置仿真时间长度 5 时序仿真 4 1QuartusII设计流程 图4 12 vwf激励波形文件存盘 5 时序仿真 4 1QuartusII设计流程 图4 13向波形编辑器拖入信号节点 4 1 2创建工程 4 1QuartusII设计流程 图4 14设置时钟CLK的周期 5 时序仿真 4 1QuartusII设计流程 图4 15设置好的激励波形图 5 时序仿真 4 1QuartusII设计流程 图4 16选择总线数据格式 5 时序仿真 4 1QuartusII设计流程 图4 17选择仿真控制 5 时序仿真 4 1QuartusII设计流程 图4 18仿真波形输出 5 时序仿真 4 1QuartusII设计流程 图4 19选择全时域显示 5 时序仿真 4 1QuartusII设计流程 图4 20AssignmentEditor编辑器 6 观察RTL电路 7 引脚锁定和下载 4 1QuartusII设计流程 图4 21表格方式引脚锁定对话框图 7 引脚锁定和下载 4 1QuartusII设计流程 4 22图形方式引脚锁定对话框 7 引脚锁定和下载 4 1QuartusII设计流程 图4 23选择编程下载文件 8 编程下载 4 1QuartusII设计流程 图4 24加入编程下载方式 8 编程下载 4 1QuartusII设计流程 图4 25双击选中的编程方式名 8 编程下载 4 1QuartusII设计流程 图4 26ByteBlasterII接口AS模式编程窗口 9 AS模式编程 4 1QuartusII设计流程 图4 27选择目标器件EP1C6Q240 10 JTAG间接模式编程 4 1QuartusII设计流程 图4 28选定SOF文件后 选择文件压缩 10 JTAG间接模式编程 4 1QuartusII设计流程 图4 29用JTAG模式对配置器件EPCS1进行间接编程 10 JTAG间接模式编程 4 2嵌入式逻辑分析仪 图4 30SignalTapII编辑窗 1 打开SignalTapII编辑窗 4 2嵌入式逻辑分析仪 图4 31SignalTapII编辑窗 2 调入待测信号 3 SignalTapII参数设置 4 2嵌入式逻辑分析仪 图4 32下载cnt10 sof并准备启动SignalTapII 4 文件存盘 5 编译下载 6 启动SignalTapII进行采样与分析 4 2嵌入式逻辑分析仪 图4 33SignalTapII数据窗设置后的信号波形 6 启动SignalTapII进行采样与分析 4 3编辑SignalTapII的触发信号 图4 34选择高级触发条件 4 3编辑SignalTapII的触发信号 图4 35进入 触发条件函数编辑 窗口 4 3编辑SignalTapII的触发信号 图4 36编辑触发函数 4 4LPM ROM宏模块应用 图4 37正弦信号发生器结构框图 4 4 1工作原理 4 4LPM ROM宏模块应用 4 4 2定制初始化数据文件 1 建立 mif格式文件 例4 1 WIDTH 8 DEPTH 64 ADDRESS RADIX HEX DATA RADIX HEX CONTENTBEGIN0 FF 1 FE 2 FC 3 F9 4 F5 数据略去 3D FC 3E FE 3F FF END 4 4LPM ROM宏模块应用 4 4 2定制初始化数据文件 1 建立 mif格式文件 例4 2 include include math h main inti floats for i 0 isin rom mif 4 4LPM ROM宏模块应用 4 4 2定制初始化数据文件 2 建立 hex格式文件 图4 38将波形数据填入mif文件表中 4 4LPM ROM宏模块应用 图4 39ASM格式建hex文件 4 4LPM ROM宏模块应用 4 4 2定制初始化数据文件 2 建立 hex格式文件 图4 40sdata hex文件的放置路径 4 4LPM ROM宏模块应用 4 4 3定制LPM ROM元件 图4 41定制新的宏功能块 4 4LPM ROM宏模块应用 4 4 3定制LPM ROM元件 图4 42LPM宏功能块设定 4 4LPM ROM宏模块应用 4 4 3定制LPM ROM元件 图4 43选择data rom模块数据线和地址线宽 4 4LPM ROM宏模块应用 4 4 3定制LPM ROM元件 图4 44选择地址锁存信号inclock 4 4LPM ROM宏模块应用 4 4 3定制LPM ROM元件 图4 45调入ROM初始化数据文件并选择在系统读写功能 4 4LPM ROM宏模块应用 4 4 3定制LPM ROM元件 图4 46LPM ROM设计完成 4 4LPM ROM宏模块应用 例4 3 LIBRARYieee USEieee std logic 1164 all LIBRARYaltera mf USEaltera mf altera mf components all 使用宏功能库中的所有元件ENTITYdata romISPORT address INSTD LOGIC VECTOR 5DOWNTO0 inclock INSTD LOGIC q OUTSTD LOGIC VECTOR 7DOWNTO0 ENDdata rom ARCHITECTURESYNOFdata romISSIGNALsub wire0 STD LOGIC VECTOR 7DOWNTO0 COMPONENTaltsyncram 例化altsyncram元件 调用了LPM模块altsyncramGENERIC 参数传递语句intended device family STRING 类属参量数据类型定义width a NATURAL widthad a NATURAL numwords a NATURAL operation mode STRING outdata reg a STRING address aclr a STRING outdata aclr a STRING width byteena a NATURAL init file STRING lpm hint STRING lpm type STRING PORT clock0 INSTD LOGIC altsyncram元件接口声明address a INSTD LOGIC VECTOR 5DOWNTO0 q a OUTSTD LOGIC VECTOR 7DOWNTO0 ENDCOMPONENT 接下页 4 4LPM ROM宏模块应用 BEGINq Cyclone 参数传递映射width a 8 数据线宽度8widthad a 6 地址线宽度6numwords a 64 数据数量64operation mode ROM LPM模式ROMoutdata reg a UNREGISTERED 输出无锁存address aclr a NONE 无异步地址清0outdata aclr a NONE 无输出锁存异步清0width byteena a 1 byteena a输入口宽度1init file dataHEX SDATA hex ROM初始化数据文件 此处已修改过lpm hint ENABLE RUNTIME MOD YES INSTANCE NAME NONE lpm type altsyncram LPM类型PORTMAP clock0 inclock address a address q a sub wire0 ENDSYN 4 4LPM ROM宏模块应用 4 4 4完成顶层设计 例4 4 正弦信号发生器顶层设计LIBRARYIEEE 正弦信号发生器源文件USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYSINGTISPORT CLK INSTD LOGIC 信号源时钟DOUT OUTSTD LOGIC VECTOR 7DOWNTO0 8位波形数据输出END ARCHITECTUREDACCOFSINGTISCOMPONENTdata rom 调用波形数据存储器LPM ROM文件 data rom vhd声明PORT address INSTD LOGIC VECTOR 5DOWNTO0 6位地址信号inclock INSTD LOGIC 地址锁存时钟q OUTSTD LOGIC VECTOR 7DOWNTO0 ENDCOMPONENT SIGNALQ1 STD LOGIC VECTOR 5DOWNTO0 设定内部节点作为地址计数器BEGINPROCESS CLK LPM ROM地址发生器进程BEGINIFCLK EVENTANDCLK 1 THENQ1Q1 q DOUT inclock CLK 例化END 4 4LPM ROM宏模块应用 4 4 4完成顶层设计 图4 47仿真波形输出 4 4LPM ROM宏模块应用 4 4 4完成顶层设计 图4 48嵌入式逻辑分析仪获得的波形 4 5In SystemMemoryContentEditor应用 图4 49In SystemMemoryContentEditor编辑窗 4 5In SystemMemoryContentEditor应用 图4 50与实验系统上的FPGA通信正常情况下的编辑窗界面 4 5In SystemMemoryContentEditor应用 图4 51从FPGA中的ROM读取波形数据 4 5In SystemMemoryContentEditor应用 图4 52编辑波形数据 4 5In SystemMemoryContentEditor应用 图4 53下载编辑数据后的SignalTapII采样波形 4 6LPM RAM FIFO的定制与应用 图4 54编辑定制RAM 4 6 1LPM RAM定制 4 6LPM RAM FIFO的定制与应用 图4 55LPM RAM的仿真波形 4 6 1LPM RAM定制 4 6LPM RAM FIFO的定制与应用 图4 56FIFO编辑窗 4 6 2FIFO定制 4 6LPM RAM FIFO的定制与应用 图4 57FIFO的仿真波形 4 6 2FIFO定制 4 7LPM嵌入式锁相环调用 图4 58选择参考时钟为20MHz 1 建立嵌入式锁相环元件 4 7LPM嵌入式锁相环调用 图4 59选择控制信号 1 建立嵌入式锁相环元件 4 7LPM嵌入式锁相环调用 图4 60选择e0的输出频率为210MHz 2 测试锁相环 4 7LPM嵌入式锁相环调用 图4 61PLL元件的仿真波形 2 测试锁相环 4 7LPM嵌入式锁相环调用 2 测试锁相环 ENTITYDDS VHDLISPORT CLKK INSTD