大作业2-基于Verilog HDL多功能代码转换电路的设计1、转换电路的功能表输入8421码输出余3码（当控制信号为00）2421码（当控制信号为01）格雷BCD码（当控制信号为10）00000011000000000001010000010001001001010010001100110110001100100100011101000110010110001011011101101001110001010111101011010100100010111110110010011100111110002、Verilog HDL模块module dzy(X,sel,Y);input 4:1 X; /输入的8421码input 2:1 sel; /控制信号output 4:1 Y; /输出的码reg 4:1 Y;always (X or sel)case (sel) 2b00 : Y=X+4b0011; /转换成余3码 2b01 : /转换成余2421码 if(X4b0101) Y=X; else Y=X+4b0110; 2b10: /转换成格雷BCD码 case(X) 4b0000: Y=4b0000; 4b0001: Y=4b0001; 4b0010: Y=4b0011; 4b0011: Y=4b0010; 4b0100: Y=4b0110; 4b0101: Y=4b0111; 4b0110: Y=4b0101; 4b0111: Y=4b0100; 4b1000: Y=4b1100; 4b1001: Y=4b1000; endcase endcase endmodule2、功能仿真3、 RTL综合结果并生成逻辑符号4、小结使用逻辑门设计电路，逻辑门可以组合使用实现复杂的逻辑运算，直观容易理解，但画图过程比较繁琐。使用Verilog HDL编写程序，比较严谨，逻辑思维较强 。经过这次作业，我更加熟悉Quartus的环境，用起来也更为熟练，希望再接下来的几次作业里还能有收获。