电路与电子技术简明教程-时序逻辑电路,9. 触发器,9. 触发器,第九章 时序逻辑电路,时序电路由组合电路和记忆存储电路组成， 其组成框图如图9-1所示， 框图中的记忆存储电路主要由触发器构成,9. 触发器,第九章 时序逻辑电路,两个与非门输入和输出端交叉相连， 即构成如图（a） 所示的基本RS 触发器。 根据电路图可知， 基 本RS 触发器的一对互 补输出的表达式为,.电路组成和工作原理,9. 触发器,第九章 时序逻辑电路,首先引入两个概念： “现态” 和“次态” 。“现态” 指接收信号前触发器的状态， 通常用 来表示； “次态” 指接收信号后触发器的状态， 通常用 来表示。 ） 状态真值表 ） 特征方程 ） 状态转移图 ） 波形图,.逻辑功能描述,9. 触发器,第九章 时序逻辑电路,常要求触发器在某一指定时刻输出随着输入信号的变化而变化， 这一指定时刻可由外加时钟脉冲C P （Clock Pulse） 来控制。数字系统中采用的触发器， 通常添加了时钟脉冲CP 。接下来介绍由时钟脉冲CP 控制的RS 触发器（简称同步RS 触发器） 和D 触发器（简称同步D 触发器） 。 其电路构成如图（a） 所示。,.同步RS 触发器,9. 触发器,第九章 时序逻辑电路,如果把同步RS 触发器的输入端D 接一个非门到输入端R ， 就构成了同步D 触发器， 其电路构成如图（a） 所示,2.同步D 触发器,9. 触发器,第九章 时序逻辑电路,对于由时钟脉冲C P 控制的同步触发器， 当C P 时， 其输出会随着输入的改变而改变， 而当C P 时， 其输出状态保持不变， 这种触发方式称为电平触发。有些电路在C P 时， 其输出随着输入的改变而改变， 也属于电平触发。 图 描述了同步D 触发器的空翻现象。,9. 触发器,第九章 时序逻辑电路,其逻辑符号如图所示。,1.边沿D 触发器,对D 触发器来说， 如果CP 端有动态符号“ ” ， 则该D 触发器为边沿触发器。对图所示的两种边沿D 触发器来说， 如果CP 端加了符号“ 。” ， 则该D 触发器为下降沿有效。 边沿D 触发器的特征方程和同步D 触发器的特征方程一样， 都是,9. 触发器,第九章 时序逻辑电路,其逻辑符号如图所示,2.边沿JK 触发器,9. 触发器,第九章 时序逻辑电路,1.将边沿JK 触发器转换为边沿D 触发器,边沿JK 触发器的特征方程为 边沿D 触发器 为如果令JK 触发器的输入K J ， 则JK 触发器的特征方程就 转换为 令J D ， 则JK 触发器就实现了D 触发器的功能。 为D 触发器由上升沿有效的边沿JK 触发器转换为D 触发器的 原理图如图所示,9. 触发器,第九章 时序逻辑电路,2.将边沿JK 触发器转换为T 触发器,T 触发器的逻辑功能可以描述为： 在时钟脉冲C P 有效边 沿的作用下， 当T 时，功能为“保持” ； 当T 时 ,功能为“翻转” 。 如果令边沿JK 触发器的输入J K T ， 则其特征方程就转换为,第九章 时序逻辑电路,9.2 计数器,9.2 计数器,第九章 时序逻辑电路,.逻辑符号和引脚图, 位集成加法计数器74161 是16进制计数器， 其计数范围为0000 1111 。74161的逻辑符号和引脚图如图所示。,9.2 计数器,第九章 时序逻辑电路,2. 功能介绍,C ： 时钟脉冲， 上升沿触发。 D D D D ： 预置数端， 也可以称为并行数据输入端。 ： 异步清零端， 低电平有效。只要 ， 则Q Q Q Q 0000， 即无条件清零。 L D ： 同步置数端， 低电平有效。要实现同步置数 CTT 和CTP ： 计数器工作状态控制端。正常计数时， CTT CTP 。 CO ： 进位输出端。当计数状态为 时， CO 输出一个高电平信号， 该信号持续一个时钟周期。,9.2 计数器,第九章 时序逻辑电路, 也是四位集成加法计数器， 其逻辑符号和引脚图与 相同， 如图 所示。 为十进制计数器， 位输出为 码的形式， 即计数范围为 。 当计数状态为 时， CO 输出一个高电平信号， 该信号持续一个时钟周期。跟一样， 也是异步清零和同步置数。其状态转移图如图所示。,9.2 计数器,第九章 时序逻辑电路,.级联法 所谓级联法， 即通过把两个及以上的计数器串接， 以实现模数的相乘。 .清零法 以74161为例。由于74161异步清零端CR的存在， 故74161 可以实现小于16的任意进制计数器。 畅置数法 同样以74161为例。由于74161 同步置数端L D的存在， 74161同样可以实现小于16 的任意进制计数器,9.2 计数器,第九章 时序逻辑电路,.实现任意进制计数器 计数器在实际使用时， 单纯采用上述三种方法中的某一种难以实现， 通常采用级联法后再利用清零法或置数法来改变其进制。,第九章 时序逻辑电路,9.3 寄存器,9.3 寄存器,第九章 时序逻辑电路,数码寄存器具有存放数码和清除原有数码的功能， 同时只能并行输入数据， 需要时也只能并行输出。,第九章 时序逻辑电路,移位寄存器不仅能存放数码， 而且具有移位的功能。移位寄存器可分为单向移位寄存器和双向移位寄存器， 其中单向移位寄存器又分为左移寄存器和右移寄存器。图所示电路是由上升沿有效的边沿D 触发器构成的四位右移移位寄存器。,9.3 寄存器,第九章 时序逻辑电路,9.3 寄存器,.逻辑符号和管脚图, 是双向移位多功能寄存器， 其逻辑符号和引脚图如图所示。,第九章 时序逻辑电路,9.3 寄存器,.典型应用,） 顺序脉冲发生器 能实现顺序脉冲发生器， 又称为环形计数器。,第九章 时序逻辑电路,9.3 寄存器,.典型应用,） 扭环形计数器 图（a） 为 实现扭环形计数器的原理图， 图（b） 所示为其对应的输出波形， 由图可知， 该扭环形计数器的模数为 。,第九章 时序逻辑电路,9.4 555 定时器和单稳态触发器,第九章 时序逻辑电路,9.4 555 定时器和单稳态触发器,1.电路结构, 定时器电路可分为双极型和CMOS 型两类。双极型产品型号最后三位数码都是“” ， CMOS 产品型号最后四位数码都是“” 。虽然命名不同， 但它们的引脚 排布和功能是相同的。所示为其对应的输出波形， 由图可知， 该扭环形计数器的模数为 。,第九章 时序逻辑电路,9.4 555 定时器和单稳态触发器,2.功能描述,当CON 没有外接电压时， 个电阻对电源电压进行分压， 每个电阻上的压降为 。换句话说， 比较器C 的同相输入端（即CON 端） 电压为 ， 比较器C 的反相输入端电压为,第九章 时序逻辑电路,9.4 555 定时器和单稳态触发器,1.单稳态触发器的特点,触发器可分为双稳态触发器和单稳态触发器。 在触发条件满足时， 从一个稳态转变到另一个稳态， 即“” 和“” 都是稳态。单稳态触发器只有一个稳态， 另一个状态为暂态， 在触发条件满足时， 从稳态转变到暂态， 经过一段时间后有自行恢复到稳态。,第九章 时序逻辑电路,9.4 555 定时器和单稳态触发器,2.由 定时器构成的单稳态触发器,图所示是由 定时器构成的单稳态触发器。图中， R 和C 是外接元件， 触发脉冲由触发输入端 脚送入。,第九章 时序逻辑电路,9.4 555 定时器和单稳态触发器,2.单稳态触发器的应用,） 脉冲整形 实际应用时， 输入脉冲的波形往往是不规则的。因为单稳态触发器的输出只有“” 和“” 两种状态， 合理的调节RC 的值， 就可以把不规则的输入信号整形成幅度和宽度一定的矩形波。 ） 定时或延时 输出uo 的脉宽tw 仅仅取决于R 和C ，通过改变R 和C的值，可以进行定时或延时控制。,第九章 时序逻辑电路,9.5 存储器,第九章 时序逻辑电路,9.5 存储器,RAM 存储单元的内容可按需随意取出或存入， 且存取的速度与存储单元的位置无关。这种存储器在断电时将丢失其存储内容， 故主要用于存储短时间内使用的程序。 按存储信息的不同， RAM 又分为静态RAM （Static RAM ， SRAM） 和动态RAM（Dynamic RAM ， DRAM） 。静态RAM 的存储单元由静态MOS 电路或双极型电路组成。MOS 型RAM 存储容量大、功耗低； 双极型RAM 的存取速度快。,第九章 时序逻辑电路,9.5 存储器,ROM 是一种只能读出事先所存数据的固态半导体存储器。其特性是一旦储存资料就无法再将之改变或删除， 资料也不会因为电源关闭而消失。ROM 所存数据， 一般是装入计算机前事先写好的， 计算机工作过程中只能读出， 而不像随机存储器那样能快速地、方便地加以改写。,第九章 时序逻辑电路,9.6 可编程逻辑器件,第九章 时序逻辑电路,9.6 可编程逻辑器件,CPLD 是从PAL 和GAL 器件发展出来的器件， 相对而言规模大， 结构复杂， 属于大规模集成电路范围。它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无须测试、保密性强、价格大众化等特点,第九章 时序逻辑电路,9.6 可编程逻辑器件,FPGA 是在PAL 、GAL 、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC） 领域中的一种半定制电路而出现的， 既解决了定制电路的不足， 又克服了原有可编程器件门电路数有限的缺点。 FPGA 采用高速CMOS 工艺， 功耗低， 可以与CMOS 、TTL 电平兼容， 内部有丰富的触发器和IO 引脚， 况且FPGA 是ASIC 电路中设计周期短、开发费用低、风险小的器件。可以说， FPGA 芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。,第九章 时序逻辑电路,9.6 可编程逻辑器件,（） CPLD 更适合完成各种算法和组合逻辑， FPGA 更适合于完成时序逻辑。 富的结构。 （） CPLD 采用连续式布线结构， 消除了分段式连线的延时不固定、不可测的缺陷， 但布通率下降， 在逻辑复杂时， 不能充分利用片内资源。 （） CPLD 的速度比FPGA 快， 并且具有较大的时间可预测性。 （） 在编程上FPGA 比CPLD 具有更大的灵活性,第九章 时序逻辑电路,9.6 可编程逻辑器件,（） CPLD 比FPGA 使用起来更方便. （） FPGA 的集成度比CPLD 高， 具有更复杂的布线结构 和逻辑实现。 （） CPLD 保密性好， FPGA 保密性差。 （） 一般情况下， CPLD 的功耗要比FPGA 大， 且集成度 越高越明显。,9.7技能训练,9.7.1 JK 触发器的测试与应用,9.7.2 集成同步计数器的测试和应用,详见课本227-233页,第九章 时序逻辑电路,