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第5章 存储器系统,教学重点 理解RAM和ROM的工作特点 掌握存储器容量的扩展 CPU与存储器的连接,5.1 存储器概述,存储器是微型计算机的核心组成部分之一,因为有了它,计算机才具有“记忆”功能,才能把程序和数据的代码保存起来,才能使计算机系统脱离人的干预,而自动完成信息处理功能.,5.2.1 半导体存储器的分类,按制造工艺 双极型:速度快、集成度低、功耗大 MOS型:速度慢、集成度高、功耗低 按使用属性 随机存取存储器RAM:可读可写、断电丢失 只读存储器ROM:正常只读、断电不丢失,半导体存储器的分类,半导体 存储器,只读存储器 (ROM),随机存取存储器 (RAM),静态RAM(SRAM) 动态RAM(DRAM),掩膜式ROM 一次性可编程ROM(PROM) 紫外线擦除可编程ROM(EPROM) 电擦除可编程ROM(EEPROM) 闪速存储器(Flash Memory),读写存储器RAM,只读存储器ROM,掩膜ROM:信息制作在芯片中,不可更改 PROM:允许一次编程,此后不可更改 EPROM:用紫外光擦除,擦除后可编程;并允许用户多次擦除和编程 EEPROM(E2PROM):采用加电方法在线进行擦除和编程,也可多次擦写 Flash Memory(闪存):能够快速擦写的EEPROM,但只能按块(Block)擦除,5.2.2 半导体存储器芯片的结构, 存储体,每个存储单元具有一个唯一的地址,可存储1位(位片结构)或多位(字片结构)二进制数据 存储容量与地址、数据线个数有关: 芯片的存储容量2MN 存储单元数存储单元的位数 M:芯片的地址线根数 N:芯片的数据线根数,示例, 地址译码电路,单译码结构 双译码结构 双译码可简化芯片设计 主要采用的译码结构, 片选和读写控制逻辑,片选端CS*或CE* 有效时,可以对该芯片进行读写操作 输出OE* 控制读操作。有效时,芯片内数据输出 该控制端对应系统的读控制线 写WE* 控制写操作。有效时,数据进入芯片中 该控制端对应系统的写控制线,5.3 随机存取存储器,静态RAM SRAM 2114 SRAM 6116,动态RAM DRAM 4116 DRAM 2164,5.3.1 静态RAM,SRAM的基本存储单元是触发器电路 每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵 SRAM一般采用“字结构”存储矩阵: 每个存储单元存放多位(4、8、16等) 每个存储单元具有一个地址,1.静态RAM的基本存储电路,1.六管静态存储电路:存储一个二进制位。 Q1、Q2 组成一个触发器 Q3、 Q4 作为负载电阻 Q5、 Q6 作为控制门,写入时 由I/O线输入: 若I/O=1,使Q2 导通,Q1 截止, A=1,B=0。 读出时 A、B点信号由Q5、Q6送出到 I/O线上。若A=1,B=0,则I/O=1。,2.SRAM芯片2114,存储容量为10244 18个引脚: 10根地址线A9A0 4根数据线I/O4I/O1 片选CS* 读写WE*,功能,5.3.2 动态RAM,DRAM的基本存储单元是单个场效应管及其极间电容 必须配备“读出再生放大电路”进行刷新 每次同时对一行的存储单元进行刷新 每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵 DRAM一般采用“位结构”存储体: 每个存储单元存放一位 需要8个存储芯片构成一个字节单元 每个字节存储单元具有一个地址,动态RAM的存储电路,数据以电荷形式存于电容器上,三极管作为开关。 1)写入时,行选择线为 1 ,Q导通,C充电; 2)读出时,行选择线为 1 ,电容C上电荷通过Q送到数据线上,经放大,送出; 3)需刷新,5.4 只读存储器,EPROM EPROM 2716 EPROM 2764,EEPROM EEPROM 2717A EEPROM 2864A,5.4.1 EPROM,顶部开有一个圆形的石英窗口,用于紫外线透过擦除原有信息 一般使用专门的编程器(烧写器)进行编程 编程后,应该贴上不透光封条 出厂未编程前,每个基本存储单元都是信息1 编程就是将某些单元写入信息0,EPROM芯片2716,存储容量为2K8 24个引脚: 11根地址线A10A0 8根数据线DO7DO0 片选/编程CE*/PGM 读写OE* 编程电压VPP,功能,EPROM芯片2764,存储容量为8K8 28个引脚: 13根地址线A12A0 8根数据线D7D0 片选CE* 编程PGM* 读写OE* 编程电压VPP,功能,5.4.2 EEPROM,用加电方法,进行在线(无需拔下,直接在电路中)擦写(擦除和编程一次完成) 有字节擦写、块擦写和整片擦写方法 并行EEPROM:多位同时进行 串行EEPROM:只有一位数据线,5.5多层存储结构,1、核心是解决容量、速度、价格间的矛盾,建立起多层存储结构。 一个金字塔结构的多层存储体系 充分体现出容量和速度关系,Cache主存层次 : 解决CPU与主存的速度上的差距 ; 主存辅存层次 : 解决存储的大容量要求和低成本之间的矛盾 。,2.主存储器的主要技术指标 存储容量 存取速度 可靠性 功耗,1)存储容量 存储器可以容纳的二进制信息量称为存储容量(寻址空间,由CPU的地址线决定) 实际存储容量:在计算机系统中具体配置了多少内存。,(2)存取速度 存取时间是指从启动一次存储器操作到完成该操作所经历的时间,又称为读写周期,(3)可靠性 可靠性是用平均故障间隔时间来衡量(MTBF, Mean Time Between Failures) (4)功耗 功耗通常是指每个存储元消耗功率的大小,5.6 半导体存储器与CPU的连接,这是本章的重点内容 SRAM、EPROM与CPU的连接,5.6.1 存储芯片与CPU的连接,存储芯片的数据线 存储芯片的地址线 存储芯片的片选端 存储芯片的读写控制线,1. 存储芯片数据线的处理,若芯片的数据线正好8根: 一次可从芯片中访问到8位数据 全部数据线与系统的8位数据总线相连 若芯片的数据线不足8根: 一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这个扩充方式简称“位扩充”,位扩充,多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数 其它连接都一样 这些芯片应被看作是一个整体 常被称为“芯片组”,位字扩展,一般来讲,对于容量为MN位的存储器,若使用LK位的存储器芯片,那么这个存储器所需要使用的芯片数量为(M/L) (N/K).,2. 存储芯片地址线的连接,芯片的地址线通常应全部与系统的低位地址总线相连 寻址时,这部分地址的译码是在存储芯片内完成的,我们称为“片内译码”,片内译码,A9A0,存储芯片,3. 存储芯片片选端的译码,存储系统常需利用多个存储芯片扩充容量 也就是扩充了存储器地址范围 进行“地址扩充”,需要利用存储芯片的片选端对多个存储芯片(组)进行寻址 这个寻址方法,主要通过将存储芯片的片选端与系统的高位地址线相关联来实现 这种扩充简称为“地址扩充”或“字扩充”,地址扩充(字扩充),片选端常有效,令芯片(组)的片选端常有效 不与系统的高位地址线发生联系 芯片(组)总处在被选中的状态 虽简单易行、但无法再进行地址扩充,会出现“地址重复”,地址重复,一个存储单元具有多个存储地址的现象 原因:有些高位地址线没有用、可任意 使用地址:出现地址重复时,常选取其中既好用、又不冲突的一个“可用地址” 例如:00000H07FFFH 选取的原则:高位地址全为0的地址, 译码和译码器,译码:将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器:74LS139 常用的3:8译码器:74LS138 常用的4:16译码器:74LS154, 全译码,所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址(片内译码),高位地址线对存储芯片的译码寻址(片选译码) 采用全译码,每个存储单元的地址都是唯一的,不存在地址重复 译码电路可能比较复杂、连线也较多,全译码示例, 部分译码,只有部分(高位)地址线参与对存储芯片的译码 每个存储单元将对应多个地址(地址重复),需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费,部分译码示例, 线选译码,只用少数几根高位地址线进行芯片的译码,且每根负责选中一个芯片(组) 虽构成简单,但地址空间严重浪费 必然会出现地址重复 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用,线选译码示例,切记: A14 A1300的情况不能出现 00000H01FFFH的地址不可使用,片选端译码小结,存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中,主要与地址发生联系:包括地址空间的选择(接系统的IO/M*信号)和高位地址的译码选择(与系统的高位地址线相关联) 对一些存储芯片通过片选无效可关闭内部的输出驱动机制,起到降低功耗的作用,4. 存储芯片的读写控制,芯片OE*与系统的读命令线相连 当芯片被选中、且读命令有效时,存储芯片将开放并驱动数据到总线 芯片WE*与系统的写命令线相连 当芯片被选中、且写命令有效时,允许总线数据写入存储芯片,5.5.2 存储芯片与CPU的配合,存储芯片与CPU总线的连接,还有两个很重要的问题: CPU的总线负载能力 CPU能否带动总线上包括存储器在内的连接器件 存储芯片与CPU总线时序的配合 CPU能否与存储器的存取速度相配合,1. 总线驱动,CPU的总线驱动能力有限 单向传送的地址和控制总线,可采用三态锁存器和三态单向驱动器等来加以锁存和驱动 双向传送的数据总线,可以采用三态双向驱动器来加以驱动,2. 时序配合,分析存储器的存取速度是否满足CPU总线时序的要求 如果不能满足: 考虑更换芯片 总线周期中插入等待状态TW,切记:时序配合是连接中的难点,
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