威盛面试题范文 如下分享的内容是七位应试者参见威盛xx年面试时，被问到的面试题，下面我们一起来分享下： 应试者1： 既然考过了，给后人做点贡献吧。 考题一共七套，应聘不同的职位采用不同考题。其实这欧都不知道，早上记起有威盛的笔试，隐约记得好像是9点。到了一看，发现不到30人，当时心里还说，怪不得选这么小的教室，有道理，呵呵!后来才知道笔试时间是而且后面来了很多人，四个人的桌子坐了5，6个人还有很多兄弟站着答题，即使这样，还有很多人没地方，结果没让他们考试。这也罢了，考到一半居然有人进来轰人，真是faint。考场才知道，于是随便选了一个logic。一共十道题， 1.写你最近遇到的一个问题及解决方法，可以是工作上和生活上的任何事情英文做答。easy，当作英文小短文写了。 2.有点忘了，好像是说除了ICs以外，还有一些什么东西的主要作用(忘了) 3.设计一个全加器 4.用CMOS技术画出用verilog表示的z=s?A:B的结构图。 5.也是跟verilog有关的，好像是给出时序，输入，设计什么东西之类的，也记不太清! 6.给一个黑匣子，有输入X，时序CK，输出Y，给定settime Y和xxxtime Z，问Y或者Z或者 Y Z能否为negative time，why?应该是这样的 7.给你一堆名词，举例他们的作用。有PCI、ECC(?)、DDR、interrupt、pipeline 8.好像是设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数，EDA中国门户网站给出详细的设计步骤和方法，画出框图，什么输入输出什么的自己定 9.10被轰出了教室，没看 个人感觉：考试及其混乱，可以看书，也经常有人相互交流。这么多人居然着这么小一个教室，还考到一半被人轰了出来，真是让我对威盛的印象大打折扣。 应试者2 1 一个四级的Mux，其中第二级信号为关键信号如何改善timing 2 一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的 3 卡诺图写出逻辑表达使. 4 用逻辑们画出D触发器 5 给出某个一般时序电路的图，有Tsetup，Tdelay，Tck-q，还有clock的delay，写出决定最大时钟的因素同时给出表达式 6 c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt) 7 cache的主要部分什么的 8 Asic的design flow. 内容仅供参考