722异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。 写方程式： 时钟方程： FF和FF由CP的下降沿触发。 FF由Q输出的下降沿触发。 输出方程： 驱动方程： 状态方程： 列状态转换真值表： 状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。 设现态为 000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表：现态次态输出时钟脉冲YCP2CP1CP000000100010100010011001110001000001表中的第一行取值，在现态 000时，先计算次态为 01，由于CPQ，其由0跃到1为正跃变，故FF保持0态不变，这时 001。表中的第二行取值，在现态为 001时，得 00，这时CP由1跃到0为负跃变，FF由0态翻到1态，这时 010。其余依此类推。 逻辑功能说明： 由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。 状态转换图和时序图。 根据状态转换真值表可画出该电路的状态转换图和时序图，如下图所示。