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1. 与二进制数111010100.011相应的十六进制数是( )。 A(1D4. 3)16 B(1D4.6)16 C(724.3)16 D(EA0.6)16答题:A.B.C.D.(已提交)2. 与二进制数1101010.01相应的八进制数是( )。 A(152.2)8 B(152.1)8 C(6A.1)8 D(650.2)8答题:A.B.C.D.(已提交)3. 与二进制数1010001100.11对应的十进制数为( )。 A(650.3)10 B(640.75)10 C(642.3)10 D(652.75)10答题:A.B.C.D.(已提交)4. 与十六进制数2AD.E对应的十进制数为( )。 A(680.875) 10 B(685.14) 10 C(685.875) 10 D(671.814) 10答题:A.B.C.D.(已提交)5. 与十进制数79相应的二进制数是( )。 A(1001111)2 B(1001110)2 C(1001101)2 D(1001011)2答题:A.B.C.D.(已提交)6. 与十进制数101相应的二进制数是( )。 A(1100001) 2 B(1100100) 2 C(1100101) 2 D(1100111) 2答题:A.B.C.D.(已提交)7. (-1011)2的原码、反码、补码分别是( )。 A11011、00100、00101 B11011、10100、10101 C01011、00100、00101 D01011、10100、10101答题:A.B.C.D.(已提交)8. 采用二进制补码运算,(-1011-1001)的运算结果,其补码、原码分别为( )。 A101100 010100 B001100 110100 C001100 0110100 D101100 110100答题:A.B.C.D.(已提交)9. 5421BCD码中表示十进制数9的编码为( )。 A1010 B1001 C1100 D1101答题:A.B.C.D.(已提交)10. 8421BCD码中表示十进制数9的编码为( )。 A1010 B1001 C1100 D1101答题:A.B.C.D.(已提交)1. 函数式Y=AB+ABD+CD的对偶式为( )ABCD答题:A.B.C.D.(已提交)2. 运用反演定理写出函数Y=AD+ABC+ACD+CD的反函数Y为( )。ABCD答题:A.B.C.D.(已提交)3. 函数Y(A,B,C)=ABC+AC+B的最小项之和的形式为( )。ACD答题:A.B.C.D.(已提交)4. 函数转换成与非与非式为( )。ABCD答题:A.B.C.D.(已提交)5. 函数F=AB+AB转换成或非或非式为( )。 AF=( (AB)+(AB) BF=( (A+B)+(A+B) CF= ( (AB)+(AB) DF= ( (A+B)+(A+B)答题:A.B.C.D.(已提交)6. 某逻辑电路的状态表如图2-1所示,其输入变量为A,B,C,输出为F,则F的逻辑式为( )。AF=ABC+ABCBF=ABC+ABCCF=ABC+ABCDF=ABC+ABC图2-1答题:A.B.C.D.(已提交)7. 函数的卡诺图如图2-2所示,其最简“与或”表达式为( )。图2-2ABCD答题:A.B.C.D.(已提交)1. 图3-1(a)、(b)、(c)、(d)中74系列TTL门电路的输出状态为低电平的是( )。AY1 BY2 CY3 DY4(a) (b) (c) (d)图3-1答题:A.B.C.D.(已提交)2. 图3-2(a)、(b)、(c)、(d)中74HC系列CMOS门电路的输出状态为低电平的是( )。AY1 BY2 CY3 DY4(a) (b) (c) (d)图3-2答题:A.B.C.D.(已提交)3. TTL或非门多余的输入端在使用时( )。 A应该接高电平1 B应该接低电平0 C可以接高电平1也可以接低电平0 D可以与其它有用端并联也可以悬空答题:A.B.C.D.(已提交)4. CMOS与非门多余的输入端在使用时( )。 A应该接高电平1 B可以接低电平0也可以接高电平1 C应该接低电平0 D可以与其它有用端并联也可以通过一个51W的电阻接地答题:A.B.C.D.(已提交)5. 和CMOS电路相比, TTL电路最突出的优势在于( )。 A可靠性高 B抗干扰能力强 C速度快 D功耗低答题:A.B.C.D.(已提交)6. 和TTL电路相比,CMOS电路最突出的优势在于( )。 A可靠性高 B抗干扰能力强 C速度快 D功耗低答题:A.B.C.D.(已提交)7. 在TTL门电路中,能实现“线与”逻辑功能的门为( )。 A三态门 BOC门 C与非门 D异或门答题:A.B.C.D.(已提交)8. 在CMOS门电路中,三态输出门、OD门、与非门、异或门和非门中,能实现“线与”逻辑功能的门为( )。 AOD门 B三态门 C或非门 D异或门答题:A.B.C.D.(已提交)9. 门电路中,能实现总线连接方式的门为( )。 AOD门 BOC门 C或非门 D三态门答题:A.B.C.D.(已提交)10. 欲使漏极开路的CMOS 门电路实现“线与”,则其输出端应该( )。 A并联 B并联且外接上拉电阻和电源 C外接上拉电阻和电源但不需并联 D无需并联也无需外接上拉电阻和电源答题:A.B.C.D.(已提交)11. 三态输出的门电路其输出端( )。 A可以并联且实现“线与” B不能并联也不能实现“线与” C可以并联但不能实现“线与” D无需并联但可以实现“线与”答题:A.B.C.D.(已提交)12. 图3-3中由74系列TTL与非门组成的电路中,门G输出高电平/低电平时流出其输出端的电流分别为( )。已知与非门的输入电流为IIL= -1.6mA,IIH=40uA。图3-3A3IIH、3IIL B3IIH、6IIL C6IIH、3IIL D6IIH、6IIL答题:A.B.C.D.(已提交)13. 图3-4中由74系列TTL或非门组成的电路中,门G输出高电平/低电平时流出其输出端的电流分别为( )。已知或非门的输入电流为IIL= -1.6mA,IIH=40uA。图3-4A3IIH、3IIL B6IIH、6IIL C3IIH、6IIL D6IIH、3IIL答题:A.B.C.D.(已提交)14. 某集成电路芯片,查手册知其最大输出低电平VOL(max)=0.5V,最大输入低电平VIL(max)=0.8V,最小输出高电平VOH(min)=2.7V,最小输入高电平VIH(min)=2.0V,则其低电平噪声容限VNL等于( )。 A0.4V B0.6V C0.3V D1.2V答题:A.B.C.D.(已提交)1. 图4-1中Y的逻辑函数式为( )。ABCD图4-1答题:A.B.C.D.(已提交)2. 用3线-8线译码器74HC138设计的逻辑电路如图4-2所示,74HC138的功能表如图4-3所示。、则输出Y3、Y2、Y1、Y0的函数式分别为( )。A、B、C、D、图4-2 图4-3答题:A.B.C.D.(已提交)3. 用8选1数据选择器74LS152设计的逻辑电路如图4-4所示,74LS152的功能表如图4-5所示。则其输出F的函数式为( )。A.BC.D图4-4 图4-5答题:A.B.C.D.(已提交)1. 触发器输出的状态取决于( )。 A. 输入信号 B电路的初始状态 C. 时钟信号 D输入信号和电路的原始状态答题:A.B.C.D.(已提交)2. 假设JK触发器的现态Q=0,要求次态Q*=0,则应使( )。 AJ=,K=0 BJ=0,K= CJ=1,K= DJ=K=1答题:A.B.C.D.(已提交)3. T触发器的功能是( )。 A翻转、置“0” B保持、置“1” C置“1”、置“0” D翻转、保持答题:A.B.C.D.(已提交)4. 在时钟脉冲作用下,图5-1所示电路的功能是( )。图5-1A.B.C.D.答题:A.B.C.D.(已提交)5. 逻辑电路如图5-2所示,A=“1”时,脉冲来到后D触发器( )。Q图5-2A具有计数器功能 B置“0” C置“1” D保持原状态答题:A.B.C.D.(已提交)6. 逻辑电路如图5-3所示,当A=“0”,B=“1”时,CLK脉冲来到后D触发器( )。图5-3A具有计数功能 B保持原状态 C置“0” D置“1”答题:A.B.C.D.(已提交)7. 设图5-4所示电路的初态Q1Q2 =00,试问加入3个时钟正脉冲后,电路的状态将变为( )。图5-4A. 0 0 B. 0 1 C. 1 0 D. 1 1答题:A.B.C.D.(已提交)1. 逻辑电路如图6-1所示,该电路的功能为( )。A不能自启动同步五进制加法计数器 B可自启动异步五进制加法计数器C不能自启动异步五进制减法计数器 D可自启动同步五进制减法计数器图6-1答题:A.B.C.D.(已提交)2. 由同步十进制计数器74LS160和门电路组成的计数器电路如图6-2
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