UDC分 类 号 密 级注 1学 位 论 文3G 接 收 机 用 ADC 子 单 元 设 计 及误差校正方法研究（ 题 名 和 副 题 名 ）葛桐山（ 作 者 姓 名 ）指 导 教 师 姓 名 于奇 副教授电子科技大学 成都（ 职 务 、 职 称 、 学 位 、 单 位 名 称 及 地 址 ）申 请 学 位 级 别 硕士 专 业 名 称 微电子学与固体电子学论 文 提 交 日 期 2010.4 论 文 答 辩 日 期 2010.5学 位 授 予 单 位 和 日 期 电子科技大学答 辩 委 员 会 主 席评 阅 人2010 年 月 日注 1 注 明 国 际 十 进 分 类 法 UDC 的 类 号独 创 性 声 明本人声明所呈 交 的 学 位论文是本 人 在 导 师指导下进 行 的 研 究工作 及 取 得 的 研 究 成 果 。 据 我 所 知 ， 除 了 文 中 特 别 加 以 标 注 和 致 谢 的 地方 外 ， 论 文 中 不 包 含 其 他 人 已 经 发 表 或 撰 写 过 的 研 究 成 果 ， 也 不 包 含为 获 得 电 子 科 技 大 学 或 其 它 教 育 机 构 的 学 位 或 证 书 而 使 用 过 的 材 料 。与我一 同 工 作 的 同 志 对本 研 究 所 做 的 任 何贡 献 均 已 在 论 文 中作 了 明确的说明并表示谢意。签名： 日期： 年 月 日关 于 论 文 使 用 授 权 的 说 明本 学 位 论 文 作 者 完 全 了 解 电 子 科 技 大 学 有 关 保 留 、 使 用 学 位 论 文的规定 ， 有 权 保 留 并 向国 家 有 关 部 门 或 机构 送 交 论 文 的 复 印件 和 磁盘 ， 允 许 论 文 被 查 阅 和 借 阅 。 本 人 授 权 电 子 科 技 大 学 可 以 将 学 位 论 文的 全 部 或 部 分 内 容 编 入 有 关 数 据 库 进 行 检 索 ， 可 以 采 用 影 印 、 缩 印 或扫 描 等 复 制 手 段 保 存 、 汇 编 学 位 论 文 。（保密的学位论文在解密后应遵守此规定）签名： 导师签名：日期： 年 月 日（摘要摘 要随 着 通 信 技 术 以 及 数 字 信 号 处 理 技 术 的 飞 速 发 展 ， 作 为 模 拟 信 号 与 数 字 信 号 界面 的 模 数 转 换 器 (ADCs)得到越来越广泛的应用。根据通信系统应用的特点，在众多 的 模 数 转 换 器 结 构 中 ， 流 水 线 型 ADCs 最 适 合 应 用 于 通 信 系 统 设 备 中 。 因 为 流水 线 型 ADCs 在 分 辨 率 和 速 度 之 间 有 着 非 常 良 好 的 折 中 ， 同 时 其 功 耗 也 相 对 较 低 ，非 常 适 合 便 携 式 通 信 系 统 设 备 。本 文 拟 设 计 出 用 于 14 位 精 度 、 100MHz 采 样 率 的 流 水 线 型 ADC 的单元电路子 ADC，同时拟提出用于移除前两级 DACs 的 静 态 噪 声 的 数 字 后 台 校 正 算 法 。本 论 文 的 主 要 内 容 为 ：第 一 ， 分 析 流 水 线 型 ADCs 的 基 本 工 作 原 理 ， 根 据 系 统 性 能 指 标 确 定 前 四 级 采用 3.5 位 的 子 ADC， 最 后 一 级 采 用 2 位 的 子 ADC， 并 确 定 各 级 的 性 能 指 标 ， 为 具体 的 子 ADC 设 计 指 明 方 向 。第 二 ， 将 子 ADC 的 设 计 分 为 两 个 部 分 即 比 较 器 阵 列 的 设 计 和 高 速 数 字 编 码 电路的设计。根据预放大锁存快速比较理论，确定采用预放大锁存比较器来满足子ADC 的 精 度 和 速 度 。 通 过 增 加 钟 控 电 流 源 来 解 决 高 精 度 带 来 的 高 功 耗 问 题 ； 通 过在前置放大器和锁存器之间增加一级隔离级来减弱回归噪声对参考电平的影响。在设计高速数字编码电路时，根据比较器阵列输出码的特点，用可编程逻辑阵列结 构 （ PLA） 代 替 传 统 的 数 字 门 级 电 路 ， 这 样 能 显 著 提 高 编 码 电 路 的 速 度 。 基 于 标准 CMOS 工 艺 对 子 ADC 系 统 进 行 仿 真 ， 结 果 显 示 本 文 所 设 计 的 子 ADC 完 全 符 合系 统 的 要 求 。第 三 ， 基 于 Matlab 对 流 水 线 型 ADCs 进 行 仿 真 ， 结 果 显 示 前 两 级 DACs 中 由于 电 容 失 配 引 起 的 静 态 噪 声 对 系 统 的 性 能 指 标 影 响 最 大 。 将 传 统 的 DEM（ dynamicelement matching） 技 术 改 进 成 SDEM segmented DEM） 技 术 并 应 用 于 前 两 级 DACs，从 而 使 DAC 的 静 态 噪 声 平 均 化 ， 接 着 使 用 DDNC（ digital DAC noise cancellation）技 术 将 平 均 化 的 静 态 噪 声 从 系 统 输 出 结 果 中 移 除 。 基 于 Matlab 的 仿 真 结 果 显 示 ，移 除 前 两 级 DACs 的 静 态 噪 声 后 ， 系 统 的 精 度 提 高 了 2.4 位 。关键词：流水线型 ADCs， 子 ADC， 预 放 大 锁 存 比 较 器 ， DEM， DDNCIAbstractAbstractAs the rapid development of communications technology and digital signalprocessing technology, Analog-to-Digital Converters have been widely used becausethey are the interface between analog signal and digital signal. In a large number ofADC structures, pipelined ADCs are the most suitable for communication systemequipments according to the characteristics of communication system applications.Because pipelined ADCs have a very good compromise between resolution and speed,and relatively low power consumption, it is suitable for portable communication systemequipments.In this paper, the cell circuit, sub-ADC, for the pipelined ADC with 14b and100MSample/s has been designed, and a background correction algorithm used toremove the DAC static noise in the first two stages has been proposed. The maincontents include the following:Firstly, the basic working principle of pipelined ADC is analyzed. The finaldecision according to the system performance is that the first four stages are 3.5b andthe last one is 2b, meanwhile performance indexes of every stage are defined, its usefulfor specific sub-ADC designing.Secondly, the designing of the sub-ADC is divided into two parts, i.e. designingcomparators array and designing high-speed digital coding circuit. According to thepreamplifier-latch fast-compare theory, the eventual adoption of preamplifier latchcomparator can meet the precision and speed of sub-ADC. Using clock-controlledcurrent source can solve the problem of the high power consumption due to thehigh-precision. Inserting an isolation stage between the preamplifier and the latch canweaken the kickback noises impact on the reference voltage. In accordance with thecharacteristics of the output code of the comparators array, programmable logic array(PLA) is employed rather than the traditional digital gate-level circuit while high-speeddigital coding circuit is being designed. This can significantly improve the codingcircuit speed. Based on the standard CMOS process, the simulation results of thesub-ADC show that it is designed in full compliance with system requirements.AbstractThirdly, the simulation results of pipelined ADCs based on Matlab show that thestatic noise due to capacitor mismatch in the first two DACs impacts the systemperformance mostly. The SDEM (segmented DEM) technology is the improvement ofthe traditional DEM (dynamic element matching) technology and applied in the firsttwo DAC, so that the static noise would be averaged, and then the averaged noise isremoved from the system outputs by using the DDNC (digital DAC noise c