Altera QuartusII 软件操作指南,文本输入设计是一种常用的数字系统设计方式，大型设计中一般都采用此种设计方法。此方法的特点是易于使用自顶向下的设计方法、易于模块划分和复用、移植性强、通用性好、设计不因芯片工艺和结构的改变而变化、利于向 ASIC的移植。 文本输入设计方法基本步骤包括设计输入、项目编译和仿真验证。,Quartus文本输入设计方法,一、新建工程 双击QuartusII软件启动坐标，即可启动QuartusII软件，启动界面如下：,新建一个项目时，点击file-new project wizard,出现以下一个对话框：,点击进入下一界面,在上页的对话框中，第一行是需要你指定项目保存的路径，支持含中文字符的路径，第二行是需要你为这个项目取一个名称，第三行是需要你为这个项目的顶层实体取个名字，这三个设定好后，点击“next”，出现下面一个界面：,在上页的界面中，你可以添加已经写好的程序模块，实现模块共享，如果需要添加直接点 击“Add”按 钮就可以 了，如果不 需要直接点 击 “next”， 出现这个 界面：,选择芯片,点击进入下一界面,点击完成,选择VHDL FILE,点击进入编辑界面,输入文本文件,保存文件,注意保存的文件名要和文本的实体名一致,启动编译,编译成功,建立仿真文件,设置仿真结束时间,设置仿真结束时间为100US,设置仿真时间区域，并进行波形文件存盘（选择File中的Save as）,在空白处双击鼠标左键,选择”NODE FINDER”,点击”LIST”,选择需要的信号,接下来分别对各输入端口进行设置，完成之后，单击保存文件按钮进行保存。,：在波形文件中添加注释；,：修改信号的波形值，把选定区域的波形更改成 原值的相反值；,：放大，缩小波形；,：全屏显示波形文件；,：在波形文件信号栏中查找信号名，可以快 捷地找到待观察信号；,：将信号栏中的名称用另一个名称代替；,：为选定的信号赋予未初始化状态；,：为选定的信号赋予不定状态；,：为选定的信号赋予0值；,：为选定的信号赋予1值；,：为选定的信号赋予高阻状态；,：为选定的信号赋予弱信号；,：为选定的信号赋予低电平；,：为选定的信号赋予高电平；,：为选定的信号不进行赋值；,：为选定的信号赋原值的相反值；,：专门设置时钟信号；,：把选定的信号用一个时钟信号或是周期性信号来 代替；,：为总线信号赋值；,：为选定的信号随机赋值；,保存好文件,默认文件名,单击“assignments”菜单下的“settings”令，在弹出的“settings”对话框中进行设置。如上图，单击左侧标题栏中的“simulator settings”选项后，在右侧的“simulator mode”下拉菜单中选择“functional”选项即可，单击“ok”按钮后完成设置。,设置完成后需要生成功能仿真网络表。单击“processing”菜单下的“generate functional simulation netlist ”命令后自动创建功能仿真网络表，如下图所示，完成后弹出相应的提示框，单击“确定”按钮即可。,启动仿真,仿真结果,相关实验,1-1. 应用 QuartusII 完成基本组合电路设计,(1) 实验目的：熟悉Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计和仿真。(2) 实验内容：利用Quartus完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试，给出仿真波形。(3)实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验步骤、程序设计、软件编译和仿真分析，给出仿真波形图及其程序分析报告。,实验1.1 组合电路的设计,ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ;END IF; END PROCESS;END ARCHITECTURE one,1-2. 应用 QuartusII完成基本时序电路的设计,(1) 实验目的：熟悉Quartus的VHDL文本设计过程，学习简单时序电路的设计和仿真。(2) 实验内容：根据实验的步骤和要求，设计触发器，给出程序设计、软件编译及其仿真分析的实验过程。 (3)实验报告：根据以上的实验内容写出实验报告，包括实验目的、实验步骤、程序设计、软件编译和仿真分析，给出仿真波形图及其程序分析报告。,实验1.2 触发器设计,LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q 0) ; -计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数（同步使能） IF CQI 0); -大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ; END CASE ; END PROCESS ; END ;,