查看文章FPGA错误集锦2009-05-07 10:151) QuartusII对代码进行时序仿真时出现Error: Cant continue timing simulation because delay annotation information for design is missing. 原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。全仿 真包括四个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（Timing Ana lyzer），任务窗格中会有成功标志（对号）。2) 在下载运行的时候，出现下面的错误： Warning: The JTAG cable you are using is not supported for Nios II systems. You may experience intermittent JTAG communicationfailures with this cable. Please use a USB Blaster revision B. 在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题。 解决：在配置的时候，在run之后，进行配置，选择target connection，在最后一项：NIOS II Termina l Communication Device中，要选择none（不要是Jtag_uart）如果采用USB Blaster，可以选择Jtag_uart。 之后再run就ok了！ 3）Error: Cant compile duplicate declarations of entity count3 into library work 此错误一般是原理图文件的名字和图中一个器件的名字重复所致，所以更改原理图文件的名字保存即可。 - 1.Found clock-sensitive change during active clock edge at time on register 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感 信号是不能在时钟边沿变化的.其后果为导致结果不正确. 我们一起爱主页 博客 相册 个人档案 好友Page 1 of 7FPGA错误集锦 _我们一起 _百度空间2010-7-9http:/hi.baidu.com/delhomme/blog/item/4b67918345d7eb98f703a635.html措施:编辑vector source file 2.Verilog HDL assignment warning at : truncated with size to match size of target ( 原因:在HDL设计中对目标的位数进行了设定,如:reg4:0 a;而默认为32位, 将位数裁定到合适的大小 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数 3.All reachable assignments to data_out(10) assign 0, register removed by optimization 原因:经过综合器优化后,输出端口已经不起作用了 4.Following 9 pins have nothing, GND, or VCC driving datain port - changes to this connectivity may change fitting results 原因:有9个脚为空或接地或接上了电源 措施:有时候定义了输出端口,但输出端直接赋0,便会被接地,赋1接电源. 如果你的设计中这些端口就是这样用的,那便可以不 理会这些warning 5.Found pins functioning as undefined clocks and/or memory enables 原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了. 主要是指你的某些管脚在电路当中起到了时钟管脚的作 用,比如flip-flop的clk 管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟. 措施:如果clk不是时钟,可以加“not clock”的约束;如果是,可以在clock setting当中加入;在某些对时钟要 求不很高的情况下,可以忽略此警告或在这里修改:AssignmentsTiming analysis settings.Individual clocks. 6.Timing characteristics of device EPM570T144C5 are preliminary 原因:因为MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等 Service Pack 措施:只影响 Quartus 的 Waveform 7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled 措施:将setting中的timing Requirements&OptionMore Timing Setting- settingEnable Clock Latency中的on改成OFF 8.Found clock high time violation at 14.8 ns on register |counter|lpm_counter:count1_rtl_0|dffs11 原因:违反了steup/hold时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold时间 措施:在中间加个寄存器可能可以解决问题 9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay 原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问 题,但这个问题多是在器件的最高频率中才会出现 措施:settingtiming Requirements&OptionsDefault required fma x 改小一些,如改到50MHZ 10.Design contains input pin(s) that do not drive logic 原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑 措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动. Page 2 of 7FPGA错误集锦 _我们一起 _百度空间2010-7-9http:/hi.baidu.com/delhomme/blog/item/4b67918345d7eb98f703a635.html11.Warning:Found clock high time violation at 8.9ns on node TEST3.CLK 原因:FF中输入的PLS的保持时间过短 措施:在FF中设置较高的时钟频率 12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks - node(s) analyzed as buffer(s) resulting in clock skew 原因:如果你用的 CPLD 只有一组全局时钟时,用全局时钟分频产生的另一个时 钟在布线中当作信号处理,不能保证低的时钟歪斜(S KEW).会造成在这个时钟 上工作的时序电路不可靠,甚至每次布线产生的问题都不一样. 措施:如果用有两组以上全局时钟的 FPGA 芯片,可以把第二个全局时钟作为另 一个时钟用,可以解决这个问题. 13.Critical Warning: Timing requirements were not met. See Report window for details. 原因:时序要求未满足, 措施:双击Compilation ReportTime Analyzer红色部分(如clock setup:cl k等)左键单击list path,查看fmax的SLACK REPORT再根据 提示解决,有可能是程序的算法问题 14.Cant achieve minimum setup and hold requirement along path(s). See Report window for details. 原因:时序分析发现一定数量的路径违背了最小的建立和保持时间,与时钟歪斜 有关,一般是由于多时钟引起的 措施:利用Compilation ReportTime Analyzer红色部分(如clock hold:clk 等),在slack中观察是hold time为负值还是setup time 为负值, 然后在:AssignmentAssignment EditorTo中增加时钟名(from node finder),Assignment Name中增加 和多时钟有关的Multicycle 和Multicycle H old选项,如hold time为负,可 使Multicycle hold的值multicycle,如设为2和1. 15: Cant analyze file - file E:/quartusii/*/*.v is missing 原因:试图编译一个不存在的文件,该文件可能被改名或者删除了 措施:不管他,没什么影响 16.Warning: Cant find signal in vector source file for input pin |whole|clk10m 原因:因为你的波形仿真文件( vector source file )中并没有把所有的输入 信号(input pin)加进去, 对于每一个输入都需要有激励源的 17.Error: Cant name logic scfifo0 of instance inst - has same name as current design file 原因:模块的名字和project的名字重名了 措施:把两个名字之一改一下,一般改模块的名字 18.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0 原因:模块不是在本项目生成的,而是直接copy了别的项目的原理图和源程序 而生成的,而不是用QUARTUS将文件添加进本项目 措施:无须理会,不影响使用 19.Timing characteristics of device are preliminary 原因:目前版本的QuartusII只对该器件提供初步的时序特征分析 措施:如果坚持用目前的器件,无须理会该警告.关于进一步的时序特征分析会在后续版本的Quar