画版图时常见错误及注意事项一、金属线宽及间距这是画版图时很容易犯的错误，以下是每层金属走线的最小线宽及同层金属不同线条之间的最小距离（二者相同）：M1 M2 M3 M40.23um 0.28um 0.28um 1.50um二、DRC 常见错误及解决方法DRC 即设计规则检查，是对 IC 版图做几何空间检查，以确保线路能够被特定加工工艺实现。问题描述 解决办法 建议Min. M1 area 1.40 保持不同电位的 N阱之间的最小距离为 1.4um尽量避免把两个衬底电位不相同的管子放一起Min. same potential NWEL space 0.6 保持相同电位的 N阱之间的最小距离为 0.6umNP space 0.440(NP：N+ S/D Implantatiaon)保持两个 N 管 N+注入区最小距离0.440um（对应的Layer name 为 NIMP 层）PP space 0.440(PP：P+ S/D Implantatiaon)保持两个 P 管 P+注入区最小距离0.440um（对应PIMP 层）VIA3 must be 0.36 x 0.36 通孔的大小由默认值决定，不能更改VTMN.S.1 Min. space between two VTM_N regions =0.44um同样是距离的问题，这是中阈值管相对其它管子多出的一层掩模层A bent PO region is not allowed in VTM_N region用 POLY 做连接时POLY 的宽度必须与管子的栅长相等直接用 POLY 连接两个器件的栅时，首先必须保证两个器件的栅长相等！ Any point inside NMOS source/drain space to the nearest PW STRAP in the same PW =0.43um这是在自动生成M1_NWELL contact时产生的错误，是由于自动生成的contact 的扩散区到NWELL 的距离小于0.43um上面的错误大多是距离的问题，有时这些要求满足了，还会出现一些问题，这时就要考虑是不是器件选用的错误。三、天线效应检测天线效应检测也属于 DRC 检测，只不过所用规则文件不同。Attention： 1）开始布局时，不要为了节省面积而把器件放置的过于紧密（主要是注意两个不同电位 N 阱之间的距离，根据情况可以把这样的管子分开放置） ，尽量把 N 管和 P 管分开。2）PMOS 管间距的问题（NWEL space ） 对于阱电位不同的 P 管，任何情况下，阱与阱之间的距离不得小于 1.4um。 对于阱电位相同的 P 管，不管是完全并联还是普通连接，只要它们的阱电位相同，都有两种排列方式，一种是根据规则使其间距大于等于 0.6um，另一种则是使其边缘重合（这种情况应该是默认把管子做在同一个阱中） 。如下例所示，图 1 中，M0 管是两个完全并联的 P 管（m=2 ） ，M1 和 M2 是两个普通连接的 P 管，图 2 和图 3 即为分别用两种不同方案实现的版图（方案- NWEL space 0.6um，方案- NWEL space=0um） 。图 1 电路方案- NWEL space 0.6um图 2 相应的版图（方案- NWEL space 0.6）方案- NWEL space=0um图 3 相应的版图（方案- NWEL space=0um）建议用第二种方式，便于排列而且节省空间。3） 边画边做 DRC 检测，发现错误及时修改 (主要是为了监测金属走线的间距和管子之间的距离)，这样可以减少很多不必要的麻烦，节省时间。4） 需要等间距排列器件时，可以选用快捷方式 Edit-Other-Align选中需要排列的器件，然后打开此窗口。在 Alignment Direction 中选择器件排列的方向，Spacings 中输入器件的间距，然后点击“Set New Refernce”，再点击刚才选中的器件即可。这种快捷方式的使用，不但可以保证版图的精确性而且可以节省大量的时间！拷贝他人的电路画版图时，若此电路包含模块的调用，那么在把模块也拷到自己的Library 下时别忘了修改电路中被调用模块的路径名！这样在自动生成版图时才不会产生错误。四、LVS 检测LVS 即版图与电路图一致性比较，是将版图与电路原理图做对比，以检查电路的连接及器件的参数是否匹配。在做 LVS 检测时，经常出现的错误有两个，一个是版图与电路不对应，二是 Pin 和Lable 的金属层选择不对。针对第一个错误，对照电路检查版图，第二个，把它们改为相应的 pn 型金属层即可。