xxxxxxxxxxx大学课 程 设 计 报 告课程设计名称：计算机组成原理课程设计课程设计题目：加减交替法定点原码一位除法器设计院（系）：专 业： 班 级：学 号：姓 名：指导教师：完成日期： xxxxxxxxxxxxxxxxxxx -I-目 录第 1 章 总体设计方案 .11.1 设计原理 .11.2 设计思路 .11.3 设计环境 .2第 2 章 详细设计方案 .52.1 顶层方案图的设计与实现 .52.1.1 创建顶层图形设计文件 .52.1.2 器件的选择与引脚锁定 .62.1.3 编译、综合、适配 .72.2 功能模块的设计与实现 .72.2.1 输入寄存器的设计与实现 .72.2.2 选择器模块的设计与实现 .92.2.3 移位电路模块的设计与实现 .112.2.4 加法器模块的设计与实现 .122.2.5 相反数补码模块的设计与实现 .142.2.6 控制器模块的设计与实现 .152.2.7 商寄存器模块的设计与实现 .172.2.8 恢复余数寄存器模块的设计与实现 .182.3 仿真调试 .20第 3 章 编程下载与硬件测试 .213.1 编程下载 .213.2 硬件测试及结果分析 .21参考文献 .25附 录（电路原理图）xxxxxxxxxxxxxxxxxxxxxxx -1-第 1 章 总体设计方案1.1 设计原理定点除法运算有两种不同的实现方法，一种是恢复余数法，即在运算过程中，必须先算减法，若余数为正，才知道够减，若余数为负，则知道不够减，不够减时必须恢复原来的余数，以便再继续往下运算。另一种是不恢复余数法，又称加减交替法，此次设计即是采用加减交替法来实现四位二进制数的定点原码一位除法。加减交替法又称不恢复余数法，可以认为它是恢复余数发的一种改进。分析原码余数法得知：当余数 Ri0 时，可上商“ 1”，再对 Ri 左移一位后减除数，即 2Ri y*。当余数 Ri0，做 2Ri y*的运算。当 RiSymbol Wizard=下一步。PREGIN0:5是数据输入信号，CE、CLR、CLK 是输入信号，PREGOUT0:5、S0、S1 是数据输出信号。其元件图形符号如图 2.3 所示：xxxxxxxxxxxxxxxxxx -9-图 2.3 输入寄存器模块元件图形符号（3）功能仿真对创建的输入寄存器进行功能仿真，验证其功能的正确性，可用 Xilinx Foundation 编译器的 Simulator 模块实现。仿真结果如图 2.4 所示：图 2.4 输入寄存器模块仿真结果将寄存器模块的功能和仿真结果对照可知，寄存器模块的仿真结果正确。2.2.2 选择器模块的设计与实现选择器用于实现数据的选择。该模块利用六个 M2_1 器件。该选择器应用于除数选择和余数选择。（1）选择器模块原理图选择器的输入端用 SELECTINA0:5和 SELECTINB0:5来表示输入的要选择的数据，用 S 来判断选择哪个数据，输出端用 SELECTOUT0:5表示。选择器模块原理如图 2.5 所示：xxxxxxxxxxxxxxxxxx -10-图 2.5 选择器模块逻辑电路（2）创建元件图形符号为能在图形编辑器（原理图设计输入方式）中调用 SELECTUNIT 芯片，需要为 SELECTUNIT 模块创建一个元件图形符号，可利用 Xilinx foundation f3.1 编译器中的如下步骤实现：Tools=Symbol Wizard=下一步。SELECTINA0:5、SELECTINB0:5和 S 是输入信号，SELECTOUT0:5是数据输出信号。其元件图形符号如图 2.6 所示：图 2.6 选择器模块元件图形符号（3）功能仿真对创建的选择器模块进行功能仿真，验证其功能的正确性，可用XilinxFoundation f3.1 编译器 Simulator 模块实现。仿真结果如图 2.7 所示：xxxxxxxxxxxxxxxxxx -11-图 2.7 选择器模块仿真结果将选择器模块的功能和仿真结果对照，可知选择器模块的仿真结果正确。2.2.3 移位电路模块的设计与实现该移位电路使用两个寄存器来实现，并利用时钟脉冲、使能端口和清零端口来实现启停和清零功能。（1）移位电路模块原理图移位寄存器的输入端用 PLEFTIN0:5来表示输入的所要的数据，用 CE、C和 CLR 来控制数据的输入，输出端用 SELECTOUT0:5表示。移位寄存器寄存器模块原理如图 2.8 所示：图 2.8 移位电路模块逻辑电路（2）创建元件图形符号为能在图形编辑器（原理图设计输入方式）中调用 PLEFTREGISTER 芯片，xxxxxxxxxxxxxxxxxx -12-需要为 PLEFTREGISTER 模块创建一个元件图形符号，可利用 Xilinx foundation f3.1 编译器中的如下步骤实现：Tools=Symbol Wizard=下一步。PLEFTIN0:5、CE、C 和 CLR 是输入信号，PLEFTOUT0:5是数据输出信号。其元件图形符号如图2.9 所示：图 2.9 移位寄存器模块元件图形符号（3）功能仿真对创建的移位电路模块进行功能仿真，验证其功能的正确性，可用XilinxFoundation f3.1 编译器 Simulator 模块实现。仿真结果如图 2.10 所示：图 2.10 移位寄存器模块仿真结果将移位器模块的功能和仿真结果对照，可知移位器模块的仿真结果正确。2.2.4 加法器模块的设计与实现此模块的功能和一般加法器的功能一致。利用已给的加法器设计所需要的加法器（1）加法器模块原理图加法器的输入端用 ADDAIN0:5和 ADDBIN0:5来表示，输出端用xxxxxxxxxxxxxxxxxx -13-ADDOUT0:5表示。加法器模块原理如图 2.11 所示：图 2.11 加法器模块逻辑电路（2）创建元件图形符号为能在图形编辑器（原理图设计输入方式）中调用 ADD6 芯片，需要为ADD6 模块创建一个元件图形符号，可利用 Xilinx foundation f3.1 编译器中的如下步骤实现：Tools=Symbol Wizard=下一步。ADDAIN0:5和 ADDBIN0:5是输入信号，ADDOUT0:5是数据输出信号。其元件图形符号如图 2.12 所示：图 2.12 加法器模块元件图形符号（3）功能仿真对创建的加法器电路模块进行功能仿真，验证其功能的正确性，可