2018年 2月 22日 共 页 第 1页 共 页 第 2页 2009 2010年第二学期闽江学院考试试卷答案（A） 适用年级专业： 07级电子信息工程 考试形式：闭卷笔试 考试课程： 电子设计自动化(EDA 技术) 班级 姓名 学号 题号 一 二 三 四 五 六 七 八 九 十 总分 得分 一、选择题 （每小题 2分共 20分）20 % 得分 1.下面不是实现 ASIC 的方法是（D） ， A 包括超大规模可编程逻辑电路（FPGA、CPLD） B 半定制或全定制 ASIC C 混合 ASIC D JTAG 2综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化 成另一种表示的过程；在下面对综合的描述中，_ D _是正确的。 A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映 射的网表文件； B. 综合是纯软件的转换过程，与器件硬件结构无关； C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。 D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程， 并且这种映射关系是唯一的； 3 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本输入 _综合适配_ _编程下载硬件测试。 （ D） 功能仿真 时序仿真 逻辑综合 配置 引脚锁定A B. C. D. 4 大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的 描述中，正确的是_C_。A. CPLD 是基于查找表结构的可编程逻辑器件；B. CPLD 即是现场可编程逻辑器件的英文简称；C. 早期的 CPLD 是从 GAL 的结构扩展而来；D. 在 Xilinx 公司生产的器件中，XC9500 系列属 CPLD 结构；5在执行 Quartus II的（d ）命令，可以精确分析设计电路输入与输出波形间的延 时量。 A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer 6不是 VHDL 常用的库是（D ）A. IEEE B.STD C. WORK D. PACKAGE 7 在一个 VHDL 设计中 idata 是一个信号，数据类型为 integer，数据范围 0 to 127，下面哪个赋值语句是正确的_C_。 A. idata := 32; B. idata z clk, ddsout = ddsout, （33） phasein freqind);-（33） phasein = phaseind,- -1 分 （34） clk = sysclk; （35）process(sysclk) begin （36） if(sysclkevent and sysclk = 1) then （37） if(selok = 1 and pfsel = 0) then （38） if(sel = 1) then （39） freqind(31 downto 16) = fpin; else