1.同步逻辑和异步逻辑的区别同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有 当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的 到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的 触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的 变化直接引起。2.建立时间和保持时间并画时序图建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时 间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。3.竞争和冒险的原因？怎么区分？有哪些方法可以消除？IC 设计前端到后端的流程和 EDA 工具？设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及 到与工艺有关的设计就是后端设计。1：规格制定：客户向芯片设计公司提出设计要求。2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案 和具体实现架构，划分模块功能。目前架构的验证一般基于 systemC 语言，对价后模型的 仿真可以使用 systemC 的仿真工具。例如：CoCentric 和 Visual Elite 等。3：HDL 编码：设计输入工具：ultra ，visual VHDL 等4：仿真验证：modelsim5：逻辑综合：synplify6：静态时序分析：synopsys 的 Prime Time7：形式验证：Synopsys 的 Formality.4.同步复位和异步复位有什么不同？同步复位在时钟沿变化时，完成复位动作。异步复位不管时钟，只要复位信号满足条件， 就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确 定，也可能出现亚稳态。5.为什么采用流水线可以使复杂的逻辑电路的处理速度增快。这就是所谓“流水线“技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现， 采用流水线技术插入触发器后，可用 N 个时钟周期实现，因此系统的工作速度可以加快， 吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。6.耗尽型场效应管的 V/I 曲线 7.阻塞和非阻塞的不同 8.IC 设计的流程及所用到的工具IC 设计前端到后端的流程和 EDA 工具？设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及 到与工艺有关的设计就是后端设计。1：规格制定：客户向芯片设计公司提出设计要求。2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案 和具体实现架构，划分模块功能。目前架构的验证一般基于 systemC 语言，对价后模型的 仿真可以使用 systemC 的仿真工具。例如：CoCentric 和 Visual Elite 等。3：HDL 编码：设计输入工具：ultra ，visual VHDL 等4：仿真验证：modelsim5：逻辑综合：synplify6：静态时序分析：synopsys 的 Prime Time7：形式验证：Synopsys 的 Formality.9.逻辑地功耗设计有哪些，最好的是哪种？ 最有效的功耗优化技术是较高层次的优化 算法及优化，结构级优化这就形成了电源宜低不宜高、时钟宜慢不宜快、系统(器件)宜静不宜动的“三相宜“原则。10. 现在有 A.B.C.D.四个人，他们在晚上要经过一座独木桥，此桥每次只能两人同行，他 们只有一把手电筒，手电筒只能照到数步远！A 过桥要 1 分钟，B 要 2 分钟，C 要 5 分 钟，D 要 10 分钟，请问采用什么方法可以最快的速度四个人都过去？如果灯可以照到 整个桥，但如果灯在对面的话就照不到桥，请问最快多长时间按四人能过桥? 2+1+10+2+2=17 去：1 分、2 分，所以是 2 分钟 回：1 分，所以 1 分钟 去：5 分、10 分，所以是 10 分钟 回：2 分，就是 2 分钟 去：1 分、2 分，就是 2 分钟 所以是：2+1+10+2+2=17 11. 附加题：反馈的概念，举一个实例并说明。反馈，就是在电路系统中，把输出回路中的电量（电压或电流）输入到输入回路中去。 反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。 负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性 和非线性失真，有效地扩展放大器的通频带，自动调节作用。 电压负反馈的特点：电路的输出电压趋向于维持恒定。 电流负反馈的特点：电路的输出电流趋向于维持恒定。