CPLD 实验报告记录表实验报告记录表姓名： 班级：学号： 成绩：_教师填写 评语_一 实验名称实验（三）：组合逻辑电路设计（一） 编译码器设计二 实验目的 1. 熟悉组合逻辑电路的 VHDL 描述方法 2. 掌握利用 CPLD 器件实现组合逻辑数字电路的方法和过程 3. 熟悉掌握“case”语句与“ifelse”语句的用法 三 实验原理 实现编码操作的电路称为编码器。在优先编码器中优先级别高的信号排斥 级别低的，即具有单方面排斥的特性。用二进制代码表示特定对象的过程称为 编码。把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路 称为译码器。译码器就是把一种代码转换为另一种代码的电路。 代码转换电路设计 （1） 输入为 8421BCD 码，输出 2421 码输入 输出 输入 输出数字 （8421BCD 码） （2421 码） 数字 （8421BCD 码） （2421 码）X3 X2 X1 X0 Y3 Y2 Y1 Y0 X3 X2 X1 X0 Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 0 5 0 1 0 1 1 0 1 11 0 0 0 1 0 0 0 1 6 0 1 1 0 1 1 0 02 0 0 1 0 0 0 1 0 7 0 1 1 1 1 1 0 13 0 0 1 1 0 0 1 1 8 1 0 0 0 1 1 1 04 0 1 0 0 0 1 0 0 9 1 0 0 1 1 1 1 1源代码 Library ieee; Use ieee.std_logic_1164.all;Entity bc is Port(a:in std_logic_vector(3 downto 0);y:out std_logic_vector(3 downto 0); End;Architecture rtl of bc is BeginProcess(a)BeginCase a iswhen“0000“=yyyyyyyyyyyyyyyyyyyyyy=“ZZZZ“;End case;End process; End; （3） 设计一个优先编码器输入 输出D7D6D5D4D3D2D1D0Y2Y1Y000001000111001011100111111010011111010111111101101111111111源程序Library ieee; Use ieee.std_logic_1164.all;Entity yx is Port(d:in std_logic_vector(7 downto 0);y:out std_logic_vector(2 downto 0); End;Architecture rtl of yx is BeginProcess(d)BeginIf d(7)=0 then Y=“000“;Elsif d(6)=0 then Y=“001“;Elsif d(5)=0 then Y=“010“;Elsif d(4)=0 then Y=“011“;Elsif d(3)=0 then Y=“100“;Elsif d(2)=0 then Y=“101“;Elsif d(1)=0 then Y=“110“;Elsif d=“11111111“ then Y=“111“; End if;End process; End; 四 实验结果（1）在程序中设置了两个数组分别为输入和输出，并由代码转换电路代码转换表给出一一对应 的关系，实现输入为 8421BCD 码，输出为 2421 码。分析波形可得于预期结果一致。不合 法的 8421BCD 码无对应码。（2）在程序中设置了两个数组分别为输入和输出，并由代码转换电路代码转换表给出一一对应 的关系，实现输入为 8421BCD 码，输出为余 3 码。分析波形可得于预期结果一致。不合 法的 8421BCD 码无对应码。（3）