实实验验一一 译译码码、显显示示电电路路的的设设计计一、实验目的一、实验目的1 巩固和加深对 MAX+PLUS CPLD 开发系统的理解和使用；2 掌握硬件实验装置使用方法；3 掌握综合性电路的设计、仿真、下载、调试方法。二二 实验仪器设备实验仪器设备1 PC 机一台2 EDA 教学实验系统，1 套3 CPLD 实验装置，1 套三三 实验内容及步骤实验内容及步骤（一）用 VHDL 语言设计 2-4 译码器1、设计输入（1） 开机,进入 MAX+PLUS开发系统。（2） 在主菜单中选 NEW，从输入文件类型选择菜单中选文本编辑文件输入方 式，进行文本编辑, 并输入 VHDL 程序代码。（3） 打开 FILE 主菜单，选择 SAVE AS，将程序以实体名实体名保存2、电路的编译与适配（1）选择芯片型号选择当前项目文件，将设计所实现的实际芯片进行编译适配，点击 AssignDevice 菜单选择芯片，如下图 1-2 对话筐所示。如果此时不选择适配 芯片的话，该软件将自动把所有适合本电路的芯片一一进行编译适配，这将耗 费你许多时间。该例程中我们选用 CPLD 芯片来实现，如 FLEX8000 系列的 EPF8282ALC84-4 芯片，或 FLEX10K 系列 EPF10K10LC84-4 器件。注意：注意：A A、根据实验系统进行选择、根据实验系统进行选择B B、只作仿真可以不选器件，让系统自动分配、只作仿真可以不选器件，让系统自动分配（2）编译适配启动 MAX+plus II Compiler 菜单，按 Start 开始编译，并显示编译结果， 生成下载文件。如有错误待修改后再进行编译适配，如下图 1-3 所示。注意， 此时在主菜单栏里的 Processing 菜单下有许多编译时的选项，视实际情况选择设置。如果说你设计的电路顺利地通过了编译，在电路不复杂的情况下，就可以对芯片进行编程下载，直到设计的硬件实现。为了检验设计的正确性，那么对 其仿真就显得非常必要。 3、电路仿真与时序分析MaxplusII 教学版软件支持电路的功能仿真（或称前仿真）和时序分析 （或称后仿真）。（1）启动 MaxplusIIWavefrom editor 菜单，进入波形编辑窗口，如下图 1-4所示。（2）将鼠标移至空白处并单击右键，出现如下图 17 所示对话窗口。（3）选择 Enter nodes from snf 选项并按左键确认，出现下图 1-6 所示对话 筐，单击和按钮，选择欲仿真的管脚。（4）单击按钮，列出仿真电路的输入、输出管脚图，如下图 1-7 所示。 （5）准备为电路输入端口添加激励波形，如下图 1-8 所示。 （6）选择仿真时间：视电路实际要求确定仿真时间长短，如下图所示。 （7）保存激励信号编辑结果：使用 FileSave 或关闭当前波形编辑窗口时见下 图 1-10 对话筐，注意此时的文件名称不要随意改动，单击 OK 按钮保存激励信 号波形。（8）打开 MaxplusIISimulator 菜单，弹出其对话窗口，如下图 1-11 所示。（9）确定仿真时间，End Time 为“1”的整数倍。单击 Start 开始仿真，如有 出错报告，请查找原因，一般是激励信号添加有误。如下图 1-12 所示。 （10）观察电路仿真结果，请单击激励输出波形文件图标,如下图 1- 13 所示。 （11）从上图可见，我们所设计的电路顺利地通过了仿真，设计完全正确。4、管脚的重新分配与定位首先必须设定所使用的 CPLD 之型号，选 AssignDevice 出现如图 2-2 所示之 画面。在此先取消Show Only Fastest Speed Grades的设定，接着在 Devices中选 EPF8282ALC84-4 或 EPF10K10LC84-4，再按下 OK。前面已选择 过器件型号，此步可省略。选 AssignGlobal Project Device Options，出现如图 1-15 之画 面，在此可设定电路结构资料加载其SRAM 之模式，及其它各特殊接脚 之保留而不被设定为一般I/O 接脚用。在此设定为被动串行式加载资 料及不保留任何特殊接脚端，故所有的选择设定都不予选择，若有打勾 则去除。在 Configuration Scheme选 Passive Serial，接着在Reserve及Tri-State已被选为 X者全部去掉，再按下 OK。请在 AssingGlobal Logic Synthesis 项上将其 Style 选择为Fast 模式如图 1-16 所示，即整个CPLD 之组译器要求仿真组合电路功 能之设定，全区域之绕线要求则先选择为最快速 “FAST“之设定，而 左下方之装置合成选项设定先只予选择开泄极项，而右下方之自动全区 域之专用绕线讯号则可保留全选。选 FileProjectSave use ieee.std_logic_1164.all; entity mux24 is port(s0,s1:in std_logic; y:out std_logic_vector (3 downto 0); end mux24; architecture one of mux24 is signal ss:std_logic_vector(1 downto 0); begin ss 1); if EN=1 then case x(3 downto 0) is when “0000“ = s s s s s s s s s s s s s s s s NULL; end case; end if; end process; end architecture;五 实验结果通过仿真得到：图 1、二-四译码器通过仿真得到 七段译码器：