基于 ISE 的 SPI 接口的仿真设计一、SPI 介绍SPI 总线系统是一种同步串行外设接口，它可以使 MCU 与各种外围设备 以串行方式进行通信以交换信息。外围设置 FLASHRAM、网络控制器、LCD 显示驱动器、A/D 转换器和 MCU 等。SPI 总线系统可直接与各个厂家生产的多 种标准外围器件直接接口，该接口一般使用 4 条线：串行时钟线（SCK） 、主 机输入/从机输出数据线 MISO、主机输出/从机输入数据线 MOST 和低电平有 效的从机选择线 SS(有的 SPI 接口芯片带有中断信号线 INT 或 INT、有的 SPI 接口芯片没有主机输出/从机输入数据线 MOSI)。SPI 的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备 和一个或多个从设备，需要至少 4 根线，事实上 3 根也可以（单向传输时） 。 也是所有基于 SPI 的设备共有的，它们是 SDI（数据输入） ，SDO（数据输出） ， SCK（时钟） ，CS（片选） 。（1）MOSI 主设备数据输出，从设备数据输入（2）MISO 主设备数据输入，从设备数据输出（3）SCLK 时钟信号，由主设备产生（4）CS 从设备使能信号，由主设备控制其中 CS 是控制芯片是否被选中的，也就是说只有片选信号为预先规定的 使能信号时（高电位或低电位） ，对此芯片的操作才有效。这就允许在同一总线 上连接多个 SPI 设备成为可能。接下来就负责通讯的 3 根线了。通讯是通过数据交换完成的，这里先要知 道 SPI 是串行通讯协议，也就是说数据是一位一位的传输的。这就是 SCK 时 钟线存在的原因，由 SCK 提供时钟脉冲，SDI，SDO 则基于此脉冲完成数据 传输。数据输出通过 SDO 线，数据在时钟上升沿或下降沿时改变，在紧接着 的下降沿或上升沿被读取。完成一位数据传输，输入也使用同样原理。这样， 在至少 8 次时钟信号的改变（上沿和下沿为一次） ，就可以完成 8 位数据的传 输。 要注意的是，SCK 信号线只由主设备控制，从设备不能控制信号线。同样， 在一个基于 SPI 的设备中，至少有一个主控设备。这样传输的特点：这样的传 输方式有一个优点，与普通的串行通讯不同，普通的串行通讯一次连续传送至 少 8 位数据，而 SPI 允许数据一位一位的传送，甚至允许暂停，因为 SCK 时 钟线由主控设备控制，当没有时钟跳变时，从设备不采集或传送数据。也就是 说，主设备通过对 SCK 时钟线的控制可以完成对通讯的控制。SPI 还是一个数 据交换协议：因为 SPI 的数据输入和输出线独立，所以允许同时完成数据的输 入和输出。不同的 SPI 设备的实现方式不尽相同，主要是数据改变和采集的时 间不同，在时钟信号上沿或下沿采集有不同定义，具体请参考相关器件的文档。在点对点的通信中，SPI 接口不需要进行寻址操作，且为全双工通信，显 得简单高效。在多个从设备的系统中，每个从设备需要独立的使能信号，硬件 上比 I2C 系统要稍微复杂一些。二、SPI 工作模式SPI 由工作方式的不同，可分为两种模式：主模式和从模式 （1） 主模式 将 Master 的数据传送给 Slave，8 位数据传送，传送完毕，申请中断，如 图所示：MOSIMOSISCLKSCLKSPI 工作主模式 （2） 从模式 此时，从控制器从 SIMO 引脚接收串行数据并把数据移入自身移位寄存器的 最低位或最高位。要注意的是，其是在主控制器输出时钟 SCLK 的控制下，在 SCLK 的上升沿或者下降沿读出一个数据输出给主设备。其传播模型如下图所示：MISOCSSCLKMISOCSSCLKSPI 工作从模式 须注意的是，主设备可以再在任意时刻起动数据发送，因为它控制着 SCLK 信号，而在从模式下，从控制器要发送数据，必须要用先设置片选信号以确保 使能端 CS 输入允许。三、SPI 传输模式SPI 的工作模式分为主模式和从模式，二者都需要在 SCK 的作用下才能工 作；但主模式不需要 CS 信号，而从模式必须在 CS 信号有效的情况下才能完 成。不论是在主模式下还是在从模式下，都要在时钟极性（CPOL）和时钟相位 （CPHA）的配合下才能有效地完成一次数据传输。其中，时钟极性表示时钟信 号在空闲时的电平；时钟相位决定数据是在 SCK 的上升沿采样还是下降沿采样。 根据时钟极性和时钟相位的不同组合，可以得到 SPI 总线的 4 种工作模式， 如图所示：SPI 四种传输模式 （1）SPI0 模式下的 CPOL 为 0，SCK 的空闲电平为低；CPHA 为 0，数据 在串行同步时钟的第一个跳变沿（由于 CPOL 为低，因此第 1 个跳变沿只能 为上升沿）时数据被采样。 （2）SPI1 模式下的 CPOL 也为 0，SCK 的空闲电平为低；但是 CPHA 为 1，数据在串行同步时钟的第二个跳变沿（由于 CPOL 为低，因此第 2 个跳变 沿只能为下降沿）时数据被采样。 （3）SPI2 模式下的 CPOL 为 1，SCK 的空闲电平为高；CPHA 为 0，数据 在串行同步时钟的第 1 个跳变沿（由于 CPOL 为高，因此第 1 个跳变沿只能 为下降沿）时数据被采样。 （4）SPI3 模式下的 CPOL 为 1，SCK 的空闲电平为高；CPHA 为 1，数据 在串行同步时钟的第 2 个跳变沿（由于 CPOL 为高，因此第 1 个跳变沿只能 为上升沿）时数据被采样。 在上述 4 种模式中，使用的最为广泛的是 SPI0 和 SPI3 方式。由于每一 种模式都与其他三种不兼容，因此为了完成主、从设备间的通讯，主、从设备 的 CPOL 和 CPHA 必须有相同的设置。读者需要注意的是：如果主设备/从设 备在 SCK 上升沿发送数据，则从设备/主设备最好在下降沿采样数据；如果主 设备/从设备在 SCK 下降沿发送数据，则从设备/主设备最好在 SCK 上升沿采样 数据。四、SPI 协议SPI 接口是一种事实标准，并没有标准协议，大部分厂家都是参照 Motorola 的 SPI 接口定义来设计的，但正因为没有确切的版本协议，不同厂家 产品的 SPI 接口在技术上存在一定的差别，容易引起歧义，有的甚至无法互联 （需要用软件进行必要的额修改） 。本次设计基于一种使用较为普遍的协议来进 行设计，通过简单协议来理解并设计 SPI 接口功能。 SPI 协议是一个环形总线结构，其时序其实比较简单，主要是在时钟脉冲 SCK 的控制下，两个双向移位寄存器 SPI 数据寄存器数据 进行数据交换。我 们假设主机的 8 位寄存器 SPIDATA1 内的数据是 10101010，而从机的 8 位寄 存器 SPIDATA2 内的数据是 01010101，在上升沿的时候发送数据，在下降沿的 时候接收数据，最高位的数据先发送，主机和从机之间全双工通信，也就是说 两个 SPI 接口同时发送和接收数据，如图所示。从图中我们也可以看到， SPIDATA 移位寄存器总是将最高位的数据移出，接着将剩余的数据分别左移一 位，然后将接收到得数据移入其最低位。CSMISOMOSISCLKSCLK MISO MOSI CS1010101001010101MSBSPIDATA1LSBMSBLSBSPIDATA2如图所示，当第一个上升沿来的时候，SPIDATA1 将最高位 1 移除，并将 所有数据左移 1 位， 这时 MOSI 线为高电平，而 SPIDATA2 将最高位 0 移出，并将所有数据左移 1 位， 这样 MISO 线为低电平。然后当下降沿到来的时候， SPIDATA1 将锁存 MISO 线上的电平，并将其移入其最低位，同样的， SPIDATA2 将锁存 MOSI 线上的电平，并将其移入最低位。经过 8 个脉冲后， 两个移位寄存器就实现了数据的交换，也就是完成了一次 SPI 的时序。1010101010101010101010101010101010101010101010100011 第一个上升沿第一个下降沿五、仿真实现SPI 时序图如下图所示：下图是基于 Xilinx 的 Spartan-3E 平台采用 Verilog 语言编译仿真后的 SPI 接口 时序图：附录Verilog 源代码如下所示： timescale 1ns / 1ps / / Company: / Engineer: / / Create Date: 00:34:32 04/09/2013 / Design Name: / Module Name: spi / Project Name: / Target Devices: / Tool versions: / Description: / / Dependencies: / / Revision: / Revision 0.01 - File Created / Additional Comments: / / module spi(rst,clk,rd,wr,datain,spics,spiclk,spido,spidi,dataout );input rst;/置位信号，低有效inputclk; /时钟信号 inputrd; /接收数据命令 inputwr; /发送数据命令 inputspidi;/spi 数据输入信号 input7:0 datain;/发送数据输入output spics;/spi 片选信号 output spiclk;/spi 时钟信号 output spido; /spi 数据输出信号 output 7:0 dataout;/接收数据输出reg spics; reg spiclk; reg spido; reg 7:0 dataout,dstate,dsend,dreceive;/cnt reg 1:0spistate;parameter idle = 2b00; parameter send_data = 2b01; parameter receive_data = 2b10;initial begin spics= 1b1; spiclk= 1b1; spido= 1b1; endalways(posedge clk) begin if(!rst) begin spistate = idle; spics= 1b1; spiclk= 1b1; spido= 1b1; dstate= 8d0; end else begin case(spistate) 2b00: begin if(wr=1b0) dstate= 8d0; dsend= datain; endelse if(wr=1b1) dstate= 8d0; end else begin spistate = idle; dstate= 8d0; end end 2b01:/发送数据状态 begin case(dstate) 8d0:/产生片选信号 begin spics= 1b0; spiclk= 1b1; spido= 1b1; dstate= 8d1; end 8d1: begin spics= 1b0; spiclk= 1b1; spido= 1b1; dstate= 8d2; end 8d2: begin spics= 1b0; spiclk= 1b0; spido= 1b1;