Carry save adder 详细设计版本 1.0日期日期：20142014年年2 2月月2828日日版本信息版本信息版本日期描述作者V1.010/01/20111设计目标设计目标1.1功能定义功能定义本文描述8位进位保留加法器，即：将进位单独输出，将其和分离。1.2引脚描述引脚描述1.2.1 32bit 前导零单元与前一级的接口定义前导零单元与前一级的接口定义表2.2 32bit前导零单元与前一级的接口信号 引脚名称类型位宽功能描述A,b,c_inA,b,c_inI4a.b为4bit输入，c_in为低位进位1.2.2 32bit 前导零单元与后一级的接口定义前导零单元与后一级的接口定义表2.2 32bit前导零单元与前一级的接口信号 引脚名称类型位宽功能描述C_out,sumC_out,sumO5sum为两数的和，c_out为进位输出。2 模块设计模块设计module carry(c_out,sum,a,b,c_in);output 3:0 sum;output c_out;input c_in;input 3:0 a,b;assign c_out,sum=a+b+c_in;endmodulemodule stimulus_carry;wire 3:0 sum;wire c_out;reg c_in;reg 3:0 a,b;carry test_carry(c_out,sum,a,b,c_in);initialbegin$monitor($time,“c_in=%d,a=%d,b=%d,sum=%d,c_out=%d“,c_in,a,b,sum,c_out);#1 a=4b0000;b=4b0000;c_in=1b0;forever #1 begina=a+1b1;b=b+1b1;c_in=c_in+1b1;endendinitial#1000 $finish;endmodule3测试测试本单元电路控制逻辑采用systemverilog断言描述状态信息测试，数据通路部 分用采用sysetemverilog随机验证的方法，并结合覆盖率检测，做到100%验证。4设计开发环境设计开发环境语言级设计：Verilog 综合工具： Synopsys physical compiler FPGA设计和仿真工具 ：ISE13.2，synopsys VCS 布局和布线工具 ：appllo , 模拟设计和仿真工具: hspice, 寄生参数提取和仿真工具: star_sim RC5设计开发计划设计开发计划序号时间工作内容说明 1