1. Allegro 中我设置了 highlight 的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置，哪位大虾告诉哈我？ 答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。 2. 不小心按了 Highlight Sov 后部分线高亮成白色，怎样取消？ 答：这个是用来检查跨分割的，取消的办法是：如果是 4 层板的话，在电源层跟地层都铺上地网络，然后再按 Highlight Sov 刷新即可。 3. 如何更改 Highlight 高亮默认颜色？ 答：可以在 Display-Color/Visibility-Display-Temporary Highlight 里修改即可，临时修改颜色可以点 Display-Assign Color 来实现。 4. 如实现 Highlight 高亮部分网络，而背景变暗，就像 Altium Designer 那样？ 答：可以在 Display-Color/Visibility-Display-Shadow Mode 打开该模式，并且选中 Dim active layer 即可。 5. 快速切换层快捷键 答：可以按数字区里的“-”或“+”来换层。 6. OrCAD 跟 Allegro 交互时，出现 WARNING CAP0072 Could not find component to highlight 错误等？ 答：OrCAD 输出网表，Allegro 导入网表，确保两者对的上号，然后在 Orcad 选中元件，再右键 Editor Select，即可在 Allegro 中选中该元件；反过来，在 Allegro 中要先 Highlight 某元件，在 Orcad 中变会选中该元件。 1.ORcad :首先打开 orcad 和 allegro 分别占 1/2 的窗口界面。然后 orcad 中 Tools/creatnetlist/PCB Editor 中 Create PCB Editor Netlist 下的 Options 中设置导出网表的路径。然后确定导出网表。 2.Allegro:Files/Import/Logic/ 最底下的 Import directory 中设置刚才导出网表的路径。 然后导入即可，只要不出现 error 即可。 3.操作互动：首先在 allegro 中选中高亮 display/Highlight，然后到 orcad 中选中一个元件或者引脚哪么对应的 allegro 中旧高亮显示了。当然了选中 Dehighlight 就可以不高亮显示了。 7. 关于盲孔及埋孔 B/B Via 的制作方法？ 答： 可先制作通孔 Thru via， 然后 Setup-B/B via definitions-Define B/B via， 如下图，完成后，再在 Constraint Manager-Physical-all layers-vias 里添加 B/B Via 即可。 8. 在用 Router Editor 做 BGA 自动扇出时，遇到提示无法找到 xxx 解决方法？ 答：路径里不能有中文或者空格 。 9. 在制作封装时,如何修改封装引脚的 PIN Number？ 答：Edit-Text，然后选中 PIN Number 修改即可。 10. 对于一些机械安装孔，为什么选了 pin 后，选中老是删除不了？ 答：因为这些 Mechanical Pin 属于某个 Symbol 的，在 Find 里选中 Symbols，再右键该机械孔，点 Unplace Component 即可。 11. 在 OrCAD 里用 Off Page Connector 为什么没起到电气连接的作用？ 答：先科普下： 1.off_page connector 确实是用在不同页间比较合适，同一页中可以选择用连线，总线或者 Place net alias 来连通管脚，没有见过在同一页中用 off_page connector 的。 2.off_page connector 在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的， 这是为了让人知道它是输入还是输出。 电气特性的连接是在芯片做原理图封装时，对管脚定义时形成的。 原因分析： Off Page Connector 用于平坦式电路图中多页面原理图电气连接 （这些原理图必须从属于同一个 Parent Sheet Symbol）。如下图所示才算同一个 Parent sheet symbol。 12. 如何将两块电路板合成一块？ 答：先将电路板 A 导出成 Sub-drawing，然后电路板 B 再导入该 Sub-drawing，同时原理图也合成一个原理图，完后创建网表 Netlist，电路板 B 再导入该 Netlist，此时电路板 B 存在一些未名的器件和已名的器件，因为导入 Sub-drawing 元件布局跟连线都跟原来的保持一致，但是去掉了电路板 A 中元件的网表信息的，而导入该 Netlist 则导入了网表信息，为了利用原来的元件布局，可用 Swap-Component 命令来交换元件网表信息而保持原来的布局不变。 13. 元件封装中的机械安装孔 Mechanical Symbol？ 答： 使用 Allegro PCB Design XL 的 Package symbol 模板建立一个元件封装， 对于有电气连接性的 pin 将其按照实际元件的引脚编号。而对于机械安装孔的 pin，将其 pin number 删除掉，表明它是一个非电气连接性的引脚，大多数指安装孔。比如 DB9、RJ45 等接插件都具有两个（或者以上）的机械孔。 14. Mechanical Symbol 已经存在库中，但 Place-Manually 在 Mechanical Symbols里见不到？ 答：在 Placement 里的 Advance Settings 选项卡中选中 Library 即可。 15. ORCAD 画原理图时，off page connector 后加上页码的方法？ 答：用 ORCAD 画原理图，很多 ORCAD 的 SCH 中，大多在 offpage connector 加上一个页码。方法很简单：Tools-annotate-action-add intersheet reference 即可。 16. 布线时， 添加到约束中的所有的通孔和盲孔都可以显示， 但是所有埋孔都不能显示，不知道为什么。比如，L1L2，L1-L3， L1-L8（8 层板）都可以显示，但是 L2L7，L3-L6 都无法显示？ 答：在 pad 制作时需要把 microvia 点上即可。 17. Allegro Region 区域规则设置？ 答：setup - constraints - constraint manager 或者快捷菜单中带 cm 标记的，Cmgr 图标启动 constraints manager 图表窗体，在窗体中选择 objectcreateregion，此后就在表中设置一下物理或者间距规则，只不过在设置通孔时可以双击弹出选择过孔窗体，非常方便。最后设置完了点击 OK，此后在 allegro pcb 的菜单中 shape 下有利用 Rectangular 建立一个矩形，然后在 option 中的 active class 选择 Constraint Region，subclass 选择 all.assgin to region 选择你刚刚在规则管理中建立的区域规则名称， 如果没有说明你没有保存好， 重新操作一遍以上的规则建立过程。 18. 与某个 Symbol 的引脚相连的 Clins 和 Vias 删除不了？ 答：可能该 Symbol 为 fix，Unfix 该 Symbol 即可。 19. Allegro 使用 Fanout by pick 功能时老是扇不出，而且停到一半卡死？ 答：可能待扇出 Symbol 所在区域中存在 Etch 层的 Shape，要删掉这些 Shape 才行。 20. 将某个网络设置成电源网络，并设置其电压、线宽等属性？ 答：选中该 Net，然后 Edit-Properties，按下图修改其属性即可。或者也可以依次点击 Tools-Setup Advisor-Next-Next-Identify DC Nets-填入网络的 Voltage 即可。 21. 为什么器件 bound 相互重叠了，也不显示 DRC 错误呢？是不是哪里设置要打开以下？ 3 u# n/ O$ F1 d3 # l. |答：有两种，一个是 pin 到 pin 的距离约束，主要是防止短路，需要在 constrain 中设置 smd pin 到 smd pin 的距离，然后在 setupconstrainmodes 中的 spacing modes 中勾选 smd pin to smd pin。 另外一个是检查两个器件是否重叠，需要用到 place bound top/bottom，至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的 place bound 层相互重叠就会报警，同样需要打开检查开关，在 setupconstrainmodes 中的 design modes（package）中勾选 package to package 为 on（其中 on 为实时监测，只要触犯规则就报警，batch 为只有点击 update drc 才监测报警，off 是不监测，违反规则不报警）。当然，Color/Visibility 中 Stack-UP 中相应层中的 DRC 显示也要开启。 22. 拖动时为什么不显示鼠线？移动铺铜或元件时， 原来与之相连的过孔和线都消失了，怎么解决？ 答：Move 时要选中 Ripup Etch。选中 Ripup Etch 时将去掉跟该 Symbol 引脚相连的 Clines，同时显示 Rats，选中 Stretch Etch 时用 Clines 代替 Rats，而什么都不选时则保留 Clines同时显示 Rats。所以移动铺铜或元件为保留原来的过孔和线，则不能选中 Ripup Etch。 另外：定制 Allegro 环境 Find（选取） Design Object Find Filter 选项： Groups(将 1 个或多个元件设定为同一组群) Comps（带有元件序号的 Allegro 元件） Symbols（所有电路板中的 Allegro 元件） Functions（一组元件中的一个元件） Nets（一条导线） Pins(元件的管脚) Vias（过孔或贯穿孔） Clines（具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔） Lines（具有电气特性的线段：如元件外框） Shapes（任意多边形） Voids（任意多边形的挖空部分） Cline Segs(在 clines 中一条没有拐弯的导线) Other Segs(在 line 中一条没有拐弯的导线) Figures（图形符号） DRC errors（违反设计规则的位置及相关信息） Text（文字） Ratsnets（飞线） Rat Ts（T 型飞线） 文件类型： .brd(普通的电路板文件) .dra(Symbols 或 Pad 的可编辑保存文件) .pad（Padstack 文件，在做 symbol 时可以直接调用） .psm（Library 文件，保存一般元件） .osm(Library 文件，保