广西工学院课程设计任务书课程设计任务书课题名称课题名称 数字电压表设计系 别 信息与计算科学系 专 业 电子信息科学与技术 班 级 学 号 姓 名 指导教师 韦艳霞 教研室主任 李政林 系 主 任 李栋龙 2012 年 9 月 13 日基于基于 FPGA 的数字电压表的设计的数字电压表的设计目录目录摘摘 要要电子设计自动化(electronic design automation,EDA)是近几年迅速发展起来的将计算机软件、硬件、微电子技术交叉运用的现代电子设计技术。其中EDA 设计语言中的 VHDL 语言是一种快速的电路设计工具，功能涵盖了电路描述、电路综合、电路仿真等三大电路设计内容。本电压表的电路设计正是用 VHDL 语言完成的。此次设计主要应用的软件是美国 ALTERA 公司自行设计的一种 CAE 软件工具，即 MAX+PLUS 。本次所设计的电压表的测量范围是 05V，精度为0.01V。此电压表的设计特点为：通过软件编程下载到硬件实现,设计周期短,开发效率高。关键词：关键词：电子设计自动化(EDA)；FPGA；VHDL；A/D 采集；数字电压表AbstractThe design of digital system is becoming faster, bulkier ,smaller and lighter than before. Electronic design automation is in the last few years quickly develop, it makes use of software , hardware ,micro-electronics technology to form a course of electronic design. Among them , the VHDL language of EDA is a kind of tool of fast circuit design , the function covered the circuit describe , the circuit synthesize , the circuit imitate the true etc . The circuit of the design that use VHDL language to complete . The this time design is primarily the applied software is MAX PLUS which is made by the United States ALTERA company.This systems range is -5v to +5v and precision is 0.01v.Characteristics of this electric voltage watch is :Pass the software program to download the hardware o realize , design the period is short ,development the efficiency is high. Key words: Electronic Design Automation (EDA);FPGA;VHDL;A/D Acquisition digital voltage一、一、绪绪 论论1、研究目的及意义、研究目的及意义数字电压表（Digital Voltmeter）简称 DVM，是大学物理教学和实验中的重要仪表，其数字化是指将连续的模拟电压量转换成不连续、离散的数字量并加以显示。传统的实验用模拟电压表功能单一、精度低、体积大，且存在读数时的视差，长时间连续使用易引起视觉疲劳，使用中存在诸多不便。而目前数字万用表的内部核心多是模数转换器，其精度很大程度上限制了整个表的准确度，可靠性较差。传统的数字电压表设汁通常以大规模 ASIC(专用集成电路)为核心器件，并辅以少量中规模集成电路及显示器件构成。ASIC 完成从模拟量的输入到数字量的输出，是数字电压表的心脏。这种电压表的设计简单、精确度高，但是这种设计方法由于采用了 ASIC 器件使得它欠缺灵活性，其系统功能固定，难以更新扩展。后来发展起来的用微处理器(单片机)控制通用 A/D 转换器件的数字电压表的设计的灵活性明显提高，系统功能的扩展变得简单，但是由于微处理器的引脚数量有限，其控制转换速度和灵活性还是不能满足日益发展的电子工业的需求。而应用 EDA(电子设汁自动化)技术及 FPGA(现场可编程门阵列)，其集成度高、速度快、性能十分可靠、用户可自由编程且编程语言通俗易懂、系统功能扩展非常方便。采用 FPGA 芯片控制通用 A/D 转换器可使速度、灵活性大大优于由微处理器和通用 A/D 转换器构成的数字电压表。本设计的 A/D 转换器件选用 ADC0809 对模拟电压采样，以一片高性能FPGA 芯片为控制核心，以软件实现了诸多硬件功能，对电压信号的转换结果进行准确实时的运算处理并送出显示。系统的主要功能都集成在一块芯片上，大大减少了系统的分立元件数量，降低了功耗，增加了可靠性，较好地实现了电压的精准测量。二、设计要求二、设计要求设计一个数字电压表，利用 8 位 A/D 转换器，将连续的模拟电信号转换成离散的数字电信号，并加以显示，要求其量程为 0-5V，分辨率约为 0.02V，三位数码管显示，其中一位为整数，两位为小数，能正确显示小数点。三、设计过程三、设计过程1数字电压表的基本原理数字电压表的基本原理 数字电压表整体设计框图，如图 4.9.1 所示，数字电压表系统由 A/D 转换控制模块、数据转换模块、动态扫描与译码模块三部分构成。A/D 转换控制模块控制外部 A/D 转换器，动态扫描与译码模块向外部数码管显示电路输出数据。A/D 转换器负责采集模拟电压，转换成 8 位数字信号送入 FPGA 的 A/D 转换控制模块，A/D 转换控制模块负责 A/D 转换的启动、地址锁存、输入通道选择、数据读取等工作，数据转换模块将 8 位二进制数据转换成 16 位十进制BCD 1 码送入动态扫描与译码模块，最后通过数码管显示当前电压值。2A/D 转换控制模块转换控制模块 （1）A/D 转换器 作为 A/D 转换器的 ADC0809，片内有 8 路模拟开关，分辨率为 8 位，转换时间约 100us，含锁存控制的 8 路多路开关，输出由三态缓冲器控制，单 5V 电源供电。 分辨率是指 A/D 转换器能分辨的最小模拟输入量，通常用能转换成的数字量的位数来表示，如 8 位、10 位、12 位、16 位等。位数越高，分辨率越高。例如，对于 8 位 A/D 转换器，当输入电压满刻度为 5V 时，其输出数字量的变化范围为 028-1，转换电路对输入模拟电压的分辨能力为 5V/（28-1）19.6mV。 量程是指 A/D 转换器所能转换的输入电压范围。 如图 4.9.2 所示为 ADC0809 芯片的封装引脚图，由图可知芯片有 28 只引脚，采用双列直插式的封装。 各引脚功能如下：IN7IN08 路模拟信号输入通道。ADC0809 对输入的模拟量要求主要为：信号单极性，电压范围 05V。 ADDA、ADDB、ADDC3 位地址线。ADDA 为低位地址，ADDC 为高位地址，组成 3 位二进制码 000111，分别选中 IN0IN7。 2ALE地址锁存允许信号，高电平时允许 ADDA、ADDB、ADDC 所示当前通道被选中，上升沿时将通道地址锁存至地址锁存器中。 START启动转换信号。START 上升沿时，所有内部寄存器清0；START 下降沿时，开始进行 A/D 转换。在 A/D 转换期间，START 保持低电平。 EOCA/D 转换结束信号。EOC=0，正在进行转换；EOC=1，A/D 转换完毕，常用作中断申请信号。 OE输出允许信号，高电平有效，用来打开三态输出锁存器。OE=0，输出数据线呈高阻态；OE=1，输出转换得到的数据。 CLOCK外部时钟脉冲输入端。ADC0809 内部没有时钟电路，所需时钟信号由外界提供，要求频率范围 10KHz1.5MHz。 D7D0数据输出线。为三态缓冲输出形式。 Vcc单5V 电源。 GND接地。 如图 4.9.3 所示，为 ADC0809 工作时序图。IN0IN7 是模拟信号的输入端，通过 ADDC、ADDB、ADDA 地址选择信号来选择模拟信号具体从哪个端口输入，当 ALE 产生上升沿，地址信号就存入地址寄存器，下降沿时则开始 A/D 转换；EOC 为低电平时表示 A/D 转换进行中，高电平时表示 A/D 转换结束；OE 位低电平时，输出数据线高阻态，当 3OE 出现高电平，则打开三态输出锁存器，输出八位数据 D7D0。 （2）A/D 转换控制模块 A/D 转换控制模块的功能是进行时序控制，控制 A/D 转换器件对模拟信号采样，转换为数字信号。 如图 4.9.4 所示为 A/D 控制模块状态转换关系。在上电瞬间，A/D 转换控制模块处于 st0 的初始状态；进入 st1 状态后，选择模拟信号的输入通道，启动采样；在 st2 状态中进行 A/D 转换，当 eoc=1 时进入 st3 状态；st3 状态表示A/D 转换完成，允许转换好的数据输出；进入 st4 状态，如果 lock 出现上升沿，转换好的数据送入锁存器。图 4.9.4 状态转换关系图 设计程序如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adc IS port (din : IN STD_LOGIC_VECTOR(7 DOWNTO 0); clk, eoc : IN STD_LOGIC; 4 ale, start, oe, adda : OUT STD_LOGIC; dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END adc; ARCHITECTURE behave OF adc IS TYPE states IS (st0, st1, st2, st3, st4); SIGNAL c_state, n_state : states ; SIGNAL temp : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL lock : STD_LOGIC; BEGIN adda ale ale ale ale ale n_state b_din b_din b_din NULL; END CASE; END PROCESS p2; U0: encoder PORT MAP(din = b_din,sout = b_sout); segout ，2003, 10-453 王宝友,EDA 技术标准化现状，2002, 112-117 4, 卢毅,VHDL 与数字设计,北京:科学出版社,2001, 132-1345, 徐志军,大规模可编程逻辑器件及其应用,成都:电子科技大学出版社,2000, 24-536, Stefan Sjoholm,用 VHDL 设计电子线路,北京:清华大学出版社,2000, 76-1007, 赵雅兴,FPGA 原理、设计与应用,天津:天津大学出版社,1999, 89-1298，林敏.