电子线路设计与测试2010年12月ISP器件的设计与应用返回一、实验目的o掌握可编程逻辑器件的应用开发技术 设计输入、编译、仿真和器件编程；o熟悉一种EDA软件使用；o掌握Verilog设计方法；o掌握分模块分层次的设计方法；o用Verilog完成一个多功能数字钟设计。返回二、实验任务：多功能数字钟设计（第1618周） 已知条件 MAX+Plus II软件 FPGA实验开发装置(该装 置可以提供3路时钟信号和 译码显示电路） 基本功能 具有“秒”、“分”、“时” 计时功能，小时按24小 时制计时。 具有校时功能，能对“ 分”和“小时”进行调整 。 扩展功能 仿广播电台正点报时。在 59分51秒、53秒、55秒、 57秒发出低音512Hz信号 ，在59分59秒时发出一次 高音1024Hz信号，音响持 续1秒钟，在1024Hz音响 结束时刻为整点。 定时控制，其时间为23时 58分；返回选做内容 任意时刻闹钟（闹钟时间可设置） 自动报整点时数二、实验任务：多功能数字钟设计（第1618周）返回三、数字钟设计分析-功能框图数字钟电路系统由主体电路和扩展电路两大部分所组成 秒计数器计满60后向 分计数器进位 分计数器计满60后向 小时计数器进位 小时计数器按照“24进 制”规律计数 计数器的输出经译码器送显示器 返回时分秒计数器的设计 o分和秒计数器都是模M=60的计数器 n其计数规律为0001585900 o时计数器是一个24进制计数器 n即当数字钟运行到23时59分59秒时，秒的个位 计数器再输入一个秒脉冲时，数字钟应自动显 示为00时00分00秒。返回四、数字钟的实现方法简介：o使用传统的中小规模集成电路实现。o使用可编程逻辑器件（FPGA或CPLD）实现。 这类电路具有现场可编程的特性，用户通过计 算机和开发工具将自己设计的电路，生成关于 阵列连接的信息文件，并将信息文件通过编程 器“编程”到芯片上，实现所需功能。（本实验 选用该方式实现，参考p115）o使用专用集成电路（ASIC芯片）实现(例如数字 手表用的芯片等）。返回可编程逻辑器件的开发流程返回1. 设计输入2. 电路编译与适配 3. 电路仿真 4. 器件的编程下载五、设计举例十进制计数器返回1. 设计输入使用文本输入方式来完成输入，设计输入包括以下 步骤：（1）创建一个新文件。（2）输入VerilogHDL代码。（3）保存文件并检查错误。（4）规定项目名称。（5）关闭 Text Editor 窗口。返回（1）创建一个新文件a. 启动Max+Plus II 双击 MAX+PLUS II 图标 开始 -EDA工具-Altera- MAX+PLUS II 10.2 ，开始运行 MAX+PLUS II返回b. 选择 FileNew 菜单，或单击 ，弹出 New 对话框。 图形编辑输入 符号编辑输入 文本编辑输入 波形编辑输入c. 选中 Text Editor file （文本设计文件）单选按 钮。d. 单击 ok 按钮。弹出 Text Editor 窗口。 返回（2）输入Verilog代码文本编辑器返回Count10原理图返回count10.v返回（3）保存文件要保存文件，选择 FileSave As 选项，弹出 Save As 对话框。如图所示。 在 File Name 文本框 中输入 count10，并在 Directories 列表框中选择文件的保存目录。在 MAX+PLUS 的有些版本中，保存文件目 录的路径字符串中不能包含中文字符。注意返回MAX+PLUS II中， 在 编译一个 项目前，必须确定一个设计 文件作为当前项目。 1. 在 File -Project -Name项，或者 将出现 Project Name 对话框 2. 在 Files 框内，选择当前设计 文件。 3. 选择 OK 。MAX+PLUS II的标题条将显示 新的项目名字指定项目名称当前项目显示当前路径下的全部设计文件和编程文件。显示当前项 目名显示当前路 径显示所有子 目录. 显示所有本 地和网络驱 动器返回指定当前设计项目为顶层文件v菜单File-Project-Set Project to Current Filev工具栏在保存文件完毕一定要 设置设计项目为当前顶层文件注意技巧此操作在你打开 几个原有项目文件时 尤为重要，否则容易 出错。返回为了确保输入的正确，可以保存文件并编译。步 骤如下：a. 选择 FileProjectSave 选项b. 选择Max+plus II Compiler Start进行编译 并检查错误（4）检查错误c. 单击编译 窗口右上角的关闭按钮，关闭 Compiler 窗口。（5 5）关闭）关闭 Text Editor 窗口。窗口。返回编译过程返回注意事项不能把用户的设计文件存放在硬盘的根目录下 ，双击子目录选中；设计文件名中不能含有文字和特殊符号设置项目为当前顶层文件特别在打开了几个 设计文件时尤其要注意返回（1）定义器件2. 电路编译与适配a. 选择 AssignDevice 选项，弹出 Device 对话框。b. 在 Device Family 下拉列表框中选择适 配器件的系列，在 Devices 中选择器件的 型号，然后单击 OK 按钮。c. 如果不对适配器件的型号进行选择，该软件将自动 选择适合本电路的器件进行编译适配。（本设计中选择FLEX10k系列的EPF10k10LC84-4器件） 返回（2）编译适配再次选择 MAX+plusCompiler或者 ，弹出 Compiler 窗口。单击 Start 按钮开始编译并显示编译结果，生成*. sof下载文件。MAX+PLUS II 编译器将检查项目是否有错，并对项目进行 逻辑综合，然后配置到 Altera 器件中，同时将产生报告文件 、编程文件和用于时间仿真用的输出文件。返回（1）添加仿真激励信号 3. 电路仿真a. 选择 MAX+plus Wave Editor 选项，弹出波形编 辑窗口。返回b. 将鼠标移至空白处并单击右键选择 Enter Node from SNF 选项，或Nodes-Enter Nodes from SNF 出现对话 框窗口 。c. 单击 List 和 = 按钮，选择欲仿真的输入/输出端口。返回d. 电路输入端口添加激励信号 选中欲添加信号的管脚，窗口左边的信号源按钮变成可 操作状态。根据电路实际要求选择信号源种类。 放大或缩小波形调整显示区域的大小以低电平 0 （或高电平 1）覆盖所选波形以不定态 X （或高阻态 Z）覆盖所选波形反转所选波形的逻辑电平以时钟波形覆盖所选节点以计数序列覆盖所选的单个组的全部或部分波形返回e. 为输入端口添加信号 n选中CP输入端 n然后点击窗口左侧的时钟信号 源图标 出现如图所示的对话框。 n选择初始电平为“0”，时钟周期为“200 ns”，倍数为“1”（时 钟周期倍数只能为整数倍），单击 OK 确认。 File-End Time 设置仿真结束时间 Option-Grid Size 设置信号频率注意1、时间单位与数值之间不能有空格2、先设置End Time 和Grid Size，后设置输入信号返回f. 保存激励信号编辑结果 n点击 FileSave 菜单出现如图所示对 话框。n文件名称和原理图 文件一致，扩展名 为“.scf” ，单击OK保存激励信号编辑 结果。n10进制计数器激励信号如图所示。返回（2）电路仿真电路仿真属于设计校验，包括功能仿真（前仿真 ）和时序仿真（后仿真）。由于时序仿真的结果比较 接近实际器件仿真的结果，因此本设计采用时序仿真 。 a. 选择MAX+plusSimulator选项或 ，弹出仿 真器窗口 。b. 单击 Start 开始仿真 。c. 电路仿真完成后，单击 Open SCF 打开波形文件， 显示电路的仿真结果。返回d. 10进制电路的仿真结果如图所示。检查仿真结果是否正确，并观察电路的时序及 延时情况 。返回（3）管脚的重新分配与定位选择 MAX+PlusFloorplan Editor选项，即可打开平 面（底层）编辑器窗口，出现如图所示的芯片管脚分配图。芯片名称区芯片名称区颜色图例颜色图例器件显示区器件显示区未赋值节点未赋值节点 和管脚显示和管脚显示 区区选中节点和选中节点和 管脚区管脚区这是由软件自动分配的，用户可根据需要随意改变管 脚分配，管脚的编辑过程如下。 返回如果出现下图所示界面,单击layout-Device view 项,或者双击鼠标左键切换.返回管脚的编辑过程： 用鼠标左键按住欲分配的输入、输出端口并拖 到下面芯片的相应管脚上，然后松开，即可完 成一个管脚的重新分配。返回EDA Pro2K实验系统介绍o可用资源n8个数码显示（含8421译码）o可显示09，AFn8个LED发光管显示n1个带驱动的小型扬声器（蜂鸣器）n8个按键n4组时钟源返回返回可用资源使用方法引脚分配（锁定）资源名称引脚名称引脚号功能说明CLK01/4/16/64/1024/4096/16384 /65536/12M/24M/48M 1/2/8 CLK1CLK2CLK335 671024/4096/32768 12M/24M/48M D8/D7/D6/D5 81/80/79/78 红红/黄/绿绿/绿绿 D4/D3/D2/D1 73/72/71/70绿绿/绿绿/黄/红红 LED蜂鸣器时钟SPK83资源引脚名称引脚号模式二 K8/K7/K6/K5 19/18/17/16 2ms脉冲 K4/K3/K2/K1 11/10/9/8 按键模式一 模式三 琴键电键电 平 乒乓电乒乓电 平 乒乓电乒乓电 平 琴键电键电 平 乒乓电乒乓电 平 返回可用资源使用方法引脚分配（锁定）资源引脚名称引脚号38/39/47/48 30/35/36/37 SM8_ B0/B1/B2/B365/66/67/68 60/61/62/64 53/54/58/59 49/50/51/52 25/27/28/29 21/22/23/24 数码管8 数码管7 数码管6 数码管5 数码管4 数码管3数码管2 数码管1 SM7_ B0/B1/B2/B3SM6_ B0/B1/B2/B3SM5_ B0/B1/B2/B3SM4_ B0/B1/B2/B3SM3_ B0/B1/B2/B3SM2_ B0/B1/B2/B3SM1_ B0/B1/B2/B3返回引脚分配onCLRKey18oENKey29oCPclk03oQ0-Q3 数码管1 21-24返回推荐使用Assign菜单返回（4）再次编译选择 MAX+plusCompiler ，弹出 Compiler 窗口。单击 Start 按钮开始编译并显示编译结果，生成*. sof下载文件。返回管脚重新分配时须注意的事项： n芯片上有些特殊功能的管脚（如GND、Global CLK 等），进行管脚编辑时不能使用。n在器件选择时如果选择了Auto，则不允许对管脚 进行再分配。 n对管脚进行重新分配后，必须再编译一次，否则 下载后的管脚还是自动分配的状态。返回4. 器件的编程下载 a. 选择 MAX+PlusProgrammer 选项，如果是第一次使用 ，将出现如图所示的对话框。 硬件类型选择 “ByteBlaster” 并单击 OK 确认。 返回b. 选择完下载文件后，单击 OK 确定，出现如图所示的编程界 面。单击 Configure 按钮进行下载编程。返回六、层次化的设计输入方法高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设