串行 RapidIO 技术简要介绍 1、 基本概念 1.1 产生背景及什么是 RapidIO 技术？ 嵌入式系统简洁， 高效， 专用的特点得到了计算机， 通信和信息产业的广泛认可。 目前， 嵌入式系统已成为通信和消费类产品的共同发展方向。RapidIO 针对高性能嵌入式系统芯片 间和板间互连而设计， 是未来十几年中嵌入式系统互连的最佳选择之一。 图 1 展示了 RapidIO 互连在嵌入式系统中的应用。 随着高性能嵌入式系统的不断发展， 芯片间及板间互连对带宽、 成本、灵活性及可靠性的要求越来越高，传统的互连方式，如处理器总线、PCI 总线和以太 网，都难以满足新的需求。 图 1 RapidIO 互连在嵌入式系统中的应用 1.1.1 嵌入式系统市场需求嵌入式系统市场需求 市场需求： 更高带宽 更低成本 模块化设计、可重用性更好 高速设备（芯片、板、卡及机箱）间标准互连的需求（多主机、对等通信、多个不同操作系 统互连） 具备分布式处理能力 更简单的协议栈（软件开销更少、打包效率更高） 1.1.2 什么是什么是 RapidIO 技术？技术？ RapidIO技术是目前世界上第一个、 也是惟一的嵌入式系统互连国际标准 （iso/iec18372） 。 因此，ATCA、AMC、UTCA、VXS、VPX 等机械标准规范都已引入 RapidIO 技术作为板卡 间的标准互连技术。目前各厂商主要支持的是 20022004 年间完成的 1.2 版规范，部分新 发布芯片已开始支持 2005 年 6 月完成的 1.3 版规范。 1.2 发展历史 1.3 RTA（RapidIO 行业协会）成员 1.4 分类 根据物理层接口标准，可分为并行 RapidIO（8/16bits）技术和串行 RapidIO(1x/4x) 技术 1.4.1 并行 RapidIO（8/16bits）技术 并行 RapidIO 8/16 LP-LVDS 技术采用并行物理层。其在并行物理层采用 IEEE 标准 LVDS 技术同时发送或接收 8/16bits 数据、时钟和帧信号。8 位接口需要 40 个信号引脚，16 位接口需要 76 个信号引脚，其传输速率为 0.52Gbps/link，主要适合于板级互连。 并行 RapidIO 8/16 LP-LVDS 技术互连图 1.4.2 串行 RapidIO(1x/4x) 技术 串行 RapidIO(1x/4x) 技术采用串行物理层。其在串行物理层采用每个方向上支持一个 或四个差分对信号线进行数据传输。 1x 接口需要 4 个信号引脚， 4x 接口需要 16 个信号引脚， 其传输速率每通道为 1.25 Gbps、 2.5 Gbps 和 3.125Gbps， 主要适合于芯片级、 和背板级互连。 串行 RapidIO(1x/4x) 技术互连图 2、 与传统互连技术的比较 2.1 与以太网技术和 4x PCI Express 技术的比较 主要从协议数据传输效率，有效带宽等方面进行比较 表 1 总结比较了的三种带宽能达到 10Gb/s 的互连技术： 以太网、 PCI Express 和串行 RapidIO。 可以看出串行 RapidIO 最适合高性能嵌入式系统应用。 3、 RapidIO 协议概述 3.1 分层的 RapidIO 结构与 OSI 参考模型的对应关系 3.2 RapidIO 协议分层结构及包格式 为了满足灵活性和可扩展性的要求， RapidIO 协议分为三层： 逻辑层、 传输层和物理层， 如图 2 所示。逻辑层定义了操作协议和包格式；传输层定义了包交换、路由和寻址机制；物 理层定义了电气特性、链路控制和纠错重传等。 像以太网一样，RapidIO 也是基于包交换的互连技术。如图所示，RapidIO 包由包头、 可选的载荷数据和 16 位 CRC 校验组成。包头的长度因为包类型不同可能是十几到二十几字 节。每包的载荷数据长度不超过 256 字节，这有利于减少传输时延，简化硬件实现。 上述包格式定义兼顾了包效率及组包/解包的简单性。RapidIO 交换器件仅需解析前后 16 位，以及源/目地器件 ID，这简化了交换器件的实现。 3.2.1 逻辑层 逻辑层定义了操作协议和相应的包格式。 RapidIO 支持的逻辑层业务主要是直接 IO/DMA （Direct IO/ Direct Memory Access）和消息传递（Message Passing）。 直接 IO/DMA 模式是最简单实用的传输方式，其前提是主设备知道被访问端的存储器映射。 在这种模式下，主设备可以直接读写从设备的存储器。直接 IO/DMA 在被访问端的功能往往 完全由硬件实现，所以被访问的器件不会有任何软件负担。从功能上讲，这一特点和 TI DSP 的传统的主机接口（HPI）类似。但和 HPI 口相比，SRIO 带宽大、引脚少，传输方式更灵活。 消息传递模式则类似于以太网的传输方式，它不要求主设备知道被访问设备的存储器状况。 数据在被访问设备中的位置则由邮箱号（类似于以太网协议中的端口号）确定。从设备根据 接收到的包的邮箱号把数据保存到对应的缓冲区， 这一过程往往无法完全由硬件实现， 而需 要软件协助，所以会带来一些软件负担。 3.2.2 传输层 RapidIO 是基于包交换的互连技术，传输层定义了包交换的路由和寻址机制。 RapidIO 网络主要由终端器件（End Point）和交换器件（Switch）组成。终端器件是 数据包的源或目的地，不同的终端器件以器件 ID 来区分。RapidIO 支持 8 位或 16 位器件 ID，因此一个 RapidIO 网络最多可容纳 256 或 65536 个终端器件。与以太网类似，RapidIO 也支持广播或组播，每个终端器件除了独有的器件 ID 外，还可配置广播或组播 ID。交换器 件根据包的目地器件 ID 进行包的转发，交换器件本身没有器件 ID。 RapidIO 的互连拓扑结构非常灵活，除了通过交换器件外，两个终端器件也可直接互连。 RapidIO 支持灵活多样的拓扑结构 3.2.3 物理层 RapidIO 1.x 协议定义了以下两种物理层接口标准：8/16 并行 LVDS 协议和 1x/4x 串 行协议 (SRIO)。并行 RapidIO 由于信号线较多（4076）难以得到广泛的应用，而 1x/4x 串行 RapidIO 仅 4 或 16 个信号线，逐渐成为主流。 串行 RapidIO 基于现在已广泛用于背板互连的 SerDes 技术，它采用差分交流耦合信号。差 分交流耦合信号具有抗干扰强、速率高、传输距离较远等优点。差分交流耦合信号的质量不 是由传统的时序参数来衡量， 而是通过眼图来衡量， 眼图中的“眼睛”张得越开则信号质量 越好。下图是一个典型的串行 RapidIO 信号眼图。 串行 RapidIO 信号眼图 为了支持全双工传输，串行 RapidIO 收发信号是独立的，所以每一个串行 RapidIO 口由 4 根信号线组成。标准的 1x/4x 串行 RapidIO 接口支持 4 个口，共 16 根信号线。这 4 个口可 被用作独立的接口传输不同的数据； 也可合并在一起当作一个接口使用， 以提高单一接口的 吞吐量。 发送时， 逻辑层和传输层将组好的包经过 CRC 编码后被送到物理层的 FIFO 中， “8b/10b 编码”模块将每 8 位数据编码成 10 位数据，“并/串转换”模块将 10 位并行数据转换成串 行位， 发送模块把数字位转换成差分交流耦合信号在信号线上发送出去。 接收的过程则正好 相反。 8b/10b 编码是目前许多高速串行总线采用的编码机制，如 1394b、Serial ATA、PCI Express、Infini-band、Fiber Channel、RapidIO 等总线或网络，都 是 8b/10b 编码的拥护者。8b/10b 编码方式早在 1983 年就被提出，现在则成为 主流传输标准选用 的编码技术。8b/10b 编码是目前许多高速串行总线采用的编码机制，如 1394b、Serial ATA、PCI Express、Infini-band、Fiber Channel、RapidIO 等总线或网络，都 是 8b/10b 编码的拥护者。8b/10b 编码方式早在 1983 年就被提出，现在则成为 主流传输标准选用 的编码技术。 “8B/10B 编码”的用途： （1）保证有足够多的正负电压转换，以保证串行传输能从数据流中恢复时钟； （2）使传输的 0 和 1 的平均数目相等，以保证数据链路上的直流分量为零； （3） 根据一套已建立的规则， 使每个 8 比特字节所映射的 10 比特字符中的 0 和 1 维持不均 等性； （4）较大的编码空间允许包含控制字符； （5）独特的编码模式用于同步和数据对齐。 3.3 包与控制符号 RapidIO 操作是基于请求和相应事务的。包是系统中端点器件间的基本通信单元。控制 符号用于管理物理层互连的事务流，也用于包确认、流量控制信息和维护功能。 在 RapidIO 交换结构上传送事务 4、 应用 无线基础设施如基站、媒体网关等，是典型的高性能嵌入式通信系统，它们对互连的带 宽、时延、复杂度、灵活性和可靠性都有非常高的要求。而串行 RapidIO 正是满足这些要求 的最佳选择。 4.1 Freescale Freescale 在 MPC8540/8560 通信处理器中采用并行 RapidIO。在其下一代通信处理器批注批注 d1: 其涵义就是指 10个位中位0与位1出现次数的差。换句话说， 8b/10b 编码的“Disparity”就仅有“+2”（4个位 0 与 6 个位 1） 、“+0”（5个位 0 与 5 个位 1）以及“-2”（6 个位 0 与 4 个位 1） 三 种状况。 MPC8548 和双核处理器 MPC8641D 中采用串行 RapidIO。 4.2 Ti 以 TI 的 TMS320C6455 DSP 为例，它有 4 个 3.125G 的 SRIO 口，可支持的拓扑结构如图所示。 TMS320C6455 集成了 1x/4xSRIO 接口 在传统的基站中，DSP 与 ASIC 或 FPGA 之间的互连一般用外部存储器接口（EMIF）；DSP 之间或 DSP 与主机之间一般用 HPI 或 PCI 互连。它们的主要缺点是：带宽小、信号线多、主 从模式接口、不支持对等传输。另外，DSP 不能直接进行背板传输。 使用 SRIO 则可有效的解决这些问题，大大提高无线基站的互连性能。图 8 显示了一种 无线基站基带互连框图。在这里，SRIO 实现了大部分器件之间的互连，甚至可支持 DSP 进行直接背板传输。 通过 SRIO 交换器件互连可以进一步提高基带处理的灵活性， 图 9 显示了一种基带 SRIO 交换 互连的框图。 这种互连有利于实现先进的基带处理资源池架构， 数据可被送到任何一个通过 SRIO 交换器互连的处理器中，从而达到各个处理器的负载均衡，更加有效的利用系统的整 体处理能力。 综上所述， 对嵌入式系统尤其是无线基础设施， 串行RapidIO是最佳的互连技术。 高达10Gb/s 的带宽、 低时延和低软件复杂度满足了飞速发展的通信技术对性能的苛刻需求； 串行差分模 拟信号技术满足了系统对引脚数量的限制，及对背板传输的需求；灵活的点对点对等互连、 交换互连，和可选的 1.25G/ 2.5G/3.125G 三种速度能满足多种不同应用的需求。 4.3 Thales computers 在 VME（VersaModule Eurocard）嵌入式系统中，前面板端口和背板都采用RapidIO 进行 连接。 Cables and ConnectorsVXS Connector Serial LinkRear P0 connector参考文献： （1） TP_RAPIDIO_INTRODUCTION.p