崭新的设计理论崭新的设计理论使用崭新的技术，如 BGA 与 CSP，进行印刷电路板(PCB)的设计，为设计工程师提出了新的挑战和机遇。虽然行业内许多人认为球栅列阵(BGA)与芯片规模包装(CSP)还是新涌现的技术，但是一些主导的电子制造商已经引入或改装了一种或两种 CSP 的变异技术。BGA 包装已经发展成与现在的焊接装配技术完全兼容。CSP 或密间距的 BGA 具有的栅极间距为 0.5, 0.65, 0.80mm，与其相比，塑料或陶瓷的 BGA 具有相对较宽的接触间距(1.50, 1.27, 1.0mm)。粗和密间距的 BGA 都比密间距的引脚包装 IC 较不容易受损坏。BGA 标准允许选择地去掉接触点以满足特定的 I/O 要求。当建立为 BGA 已经建立接触点布局和引脚分布时，包装的开发者必须考虑芯片设计以及电路芯片(die)的尺寸和形状。在计划引脚分布时要遇上的其它问题是电路芯片的方向。当供应商使用板上芯片(chip-on-board)技术时，通常采用电路芯片面朝上的形式。元件的结构在工业标准和指引中没有规定。每个制造商都将努力使其特定的结构满足顾客定义的应用。要看选作制造 BGA 的材料的物理特性而定，可能使用倒装芯片(flip chip)或线绑定(wire bond)技术。因为电路芯片附着结构是一种刚性材料，所以芯片绑定或附着座通常位于中心，导线将信号从芯片绑带焊盘引出到球形接触点的排列矩阵。列阵元件的总的轮廓规格允许许多的灵活性：如引脚间距、接触点矩阵形式和结构。JEDEC MO-151 定义了一大族类的塑料 BGA。方形轮廓包括了 7.050.0mm 的尺寸范围和三种接触点间距：1.50, 1.27, 和 1.0 mm。球形接触点可按偶数或奇数列和行排列的统一形式分布。虽然排列必须保持所有包装外形的对称性，但是允许元件制造上去掉接触点的位置或一个区域的触点。密间距密间距 BGABGA 的变量的变量联合电子元件工程委员会(JEDEC, Joint Electronic Device Engineering Council) 的 BGA 指引手册提出了许多物理特性和提供对包装供应商的形式上的灵活性。JEDEC JC-11批准的第一份有关密间距 BGA 的文件是以注册外形 MO-195 (the Registered Outline MO-195)，基本的 0.50mm 间距触点排列的统一方形包装类。包装尺寸范围为 4.021 mm，从贴装表面的总高度限定在 1.20 mm。下表是考虑中的其它的变量。CSP 标准的变量标准的变量排列间距0.40, 0.50, 0.65, 0.75, 0.80 mm触点直径0.20, 0.25, 0.30, 0.40, 0.50 mm轮廓轮廓(高度高度)变量变量(L)低轮廓最大 1.70 mm(T)薄轮廓最大 1.20 mm(V)非常薄的轮廓最大 1.00 mm(W)非常非常薄的轮廓最大 0.80 mm(U)超薄轮廓最大 0.65 mm密间距密间距 BGABGA 触点排列计划触点排列计划球的间距和尺寸将影响电路的走线效率。许多公司已经决定对较低 I/O 的 CSP 应用不采用 0.5 mm 的间距。选择一种较松散的触点，较粗的球间距可舒缓最终用户采用更复杂 PCB 技术的需要。0.50 mm 的排列触点间距是 JEDEC 推荐的最小的。触点直径规定为 0.30 mm，允许误差范围为 0.250.25 mm。可是，大多数采用0.50mm 间距的 BGA 应用将决定于次表面电路的走线。在 0.25mm 焊盘之间的空间只够单个0.08mm 宽线路的连线。将大量的电源和地线的触点分布在排列和局部，或空隙的的周围，去掉触点(depopulation)将提供排列矩阵的有限的贯穿。这些较高的 I/O 应用将依靠多层、盲通路孔、或封闭电镀焊盘内通路孔(via-on-pad)技术。元件性能可能如包装尺寸一样相差很大。用于高密度、高 I/O 应用的包装技术必须首先满足周围的条件。那些使用由陶瓷或有机分层制成的刚性插入式结构的元件不能密切地配合硅芯片的外形。元件周围的引脚绑定座之间的连接必须向内流向。 BGA 包装结构的一个实际优点是它能够提供硅芯片外形内的所有电气连接介面。一些 BGA 使用高级聚酰亚胺胶片(polyimide film)作其基底结构，半添加铜电镀工艺来完成芯片上铝绑定座与聚酰亚胺插入片上球接触座之间的连接，详情见图一。不是使用普通的线绑定工艺来把芯片连接到插入片，布置在柔性插入片的镀金的铜引脚重新定形和直接绑定在芯片上。这种相顺从的材料的独特结合使元件可以经受非常苛刻的环境。这种包装已经被几个制造商采用。定义为面朝下的(face-down)CSP，这种元件通常不比电路芯片大。芯片上的铝绑定焊盘是向着球接触点和 PCB 表面定位的。这种结构在业内被广泛所接受，因为材料于引脚设计的专利系统物理上相适应，补偿了硅芯片和 PCB 的温度膨胀系数的差别。采用顺从材料的另一个方法是将硅芯片面朝上装配。面朝上(face-up)的芯片包装为芯片附着采用了与面朝下包装一样的弹性体材料。两种概念的主要不同是在芯片与柔性胶片插入片之间的引脚端点。BGA 为电气连接采用传统的金线绑定技术。虽然由几个早期的专利保护，它的应用已经成为主流。公司要求比密间距 BGA 更大的包装(图二)的理由是更多的。在某些情况，通常预计新的硅产品的芯片收缩以变得比希望的和其它应用更加过分，制造商可能宁愿采用加大的接触点间距的列阵方案，以方便电路走线。采用采用 BGABGA 的的 PCBPCB 设计指南设计指南在 JEDEC95 出版物中提供了栅格列阵包装的外形。列阵包装元件的总的外形规格允许很大的灵活性，包括引脚间距、触点矩阵形式和结构。JEDEC 标准允许芯片附着在介面结构的任何一面。接触点矩阵选项。接触点矩阵选项。接触点可以统一的形式分布；可是，矩阵总是以包装的中心线对称的。允许不同的制造商减少接触点，分布形式通常描述为：全偶矩阵(full-even matrix)、全奇矩阵(full-odd matrix)、周围矩阵(perimeter matrix)或交错矩阵(staggered matrix)。全矩阵全矩阵(full(full matrix)matrix)。对一个给定的包装尺寸，有两种全矩阵的可能性：偶数或奇数。其中之一是理论上能够适合于包装上的、给定尺寸和触点间距的最大矩阵。另一个矩阵是一行乘一列的较小矩阵。周围矩阵周围矩阵(perimeter(perimeter matrix)matrix)。周围矩阵是去掉矩阵中央的触点排列，它不影响矩阵的中心线。一个温度上改进的矩阵是周围排列矩阵，在矩阵的中心区域再增加触点(图三)。较低 I/O 的元件可能受惠于采用其中一种密间距 BGA。通过选择性地去掉触点，仍然保持基本的 0.50mm 栅格，这可能更实际地使电路走线通道达到最大。在较低的 I/O 元件上触点之间的间隙越宽，通常可接纳电路的表面走线。交错矩阵交错矩阵(staggered(staggered matrix)matrix)。其定义是每隔一个去掉一个触点的一种空隙布局。它提供一个有效的最小的、全矩阵间距 n 倍的中心对中心间距。为了保持 A1 接触点位置，交错矩阵必须使用全奇矩阵方式来开发。选择性减少触点选择性减少触点(selective(selective depopulation)depopulation)。除了上述的矩阵减少触点方法之外，触点也可以选择性的去掉。选择性的减少触点可以任何方式完成，只要不把矩阵移出包装外形的中心。附着座附着座(attachment(attachment site)site)的计划的计划推荐用于 BGA 的附着座或焊盘的几何形状是圆形的，其直径应该适应接触点的间距和尺寸变化。焊盘的直径不应该大于调节到满足触点间距和尺寸所要求的直径。焊盘的直径不应该大于包装介面上焊盘的直径，通常比规定的球形触点的名义直径小 10%。在最后定出焊盘分布排列和几何形状之前，参阅 IPC-SM-782 第 14.0 章和制造规格文件。两种方法用来定义附着座：焊盘或铜片定义和阻焊定义(图四)。铜片定义焊盘布局铜片定义焊盘布局(copper(copper defineddefined landland pattern)pattern)。腐蚀的铜片定义这些焊盘布局。阻焊间隔应该距离腐蚀的铜片焊盘至少 0.075mm。阻焊定义焊盘布局阻焊定义焊盘布局(soldermask(soldermask defineddefined landland pattern)pattern)。如果使用阻焊定义布局，将焊盘直径相应调整以保证阻焊的覆盖。列阵元件的电路走线列阵元件的电路走线PCB 次表层的信号走线通道将受保留给通孔焊盘座之间的空隙的限制。设计者可通过增加更多的电路层来选择一种更充分的空间，但是，当设计要求是使用更细线宽和更近空隔的、更高密度的电路走线时，那么电路板会更难制造，增加总的生产成本。采用微型密间距排列元件的电路密度通常比采用较大间距塑料 BGA 的电路密度要高。次表层的走线应该考虑用作大部分的信号线路，因为它将为更复杂的元件提供最有效的电路走线。虽然可以减少增加电路层的需要，采用更细的线和空隙可能会增加成本，因为制造效率更低。用于制造多层电路板的交替高密度和微通路孔制造技术目前只有有限的资源。当计划内部连接结构时应该考虑这些技术。用较宽的接触点间距来对 BGA 元件布线，困难会较少。对那些采用减少排列或宽间距的元件，电路布线的限制较少。对许多低 I/O 产品，电路布线经常可以在贴装结构的外表面提供。通路孔的通路孔的(via(via hole)hole)计划计划为了使钻孔的速度最大，保持较低的钻孔破损率，大多数电路板制造商宁愿减小最后孔的尺寸，但不小于 PCB 总厚度的 1/3。对密间距 BGA 元件的走线所要求的更细的几何形状和更密的电路密度，将鼓励设计者考虑小的通路孔和每个孔周围的环，以下是通常所推荐的(表一)。表一、计划与焊盘尺寸相对应的孔的直径表一、计划与焊盘尺寸相对应的孔的直径电镀孔直径电镀孔直径焊盘直径焊盘直径圆形环的宽度圆形环的宽度0.50 mm(0.020“)1.00 mm(0.040“)0.25 mm(0.010“)0.50 mm(0.020“)0.89 mm(0.035“)0.19 mm(0.007“)0.46 mm(0.018“)0.76 mm(0.030“)0.15 mm(0.006“)0.38 mm(0.015“)0.63 mm(0.025“)0.12 mm(0.005“)0.33 mm(0.013“)0.50 mm(0.020“)0.08 mm(0.003“)0.25 mm(0.010“)0.50 mm(0.020“)0.13 mm(0.005“)0.20 mm(0.008“)0.50 mm(0.020“)0.15 mm(0.006“)0.20 mm(0.008“)0.46 mm(0.018“)0.13 mm(0.005“)0.20 mm(0.008“)0.40 mm(0.016“)0.10 mm(0.004“)0.20 mm(0.008“)0.35 mm(0.014“)0.075 mm(0.003“)密间距密间距 BGABGA 的焊盘形式的焊盘形式/ /通路孔的计划通路孔的计划为了接纳电路走线路线，保持在内层的通路孔焊盘可减少到 0.25mm(0.010“)的直径或方形。对于高 I/O 的芯片规模 BGA 应用，可能有必要权衡相对于较小电路特性的增加电路层的成本。因为小于或等于 0.8mm 的密间距 BGA 包装的焊盘排列可能占用元件下面大部分表面，电路的走线通道受到限制。对具有高接触点密度的元件，大部分信号走线必须重新分配给主介面结构的其它电路层。当采用刚性多层 PCB 方法时，高 I/O 元件的信号走线应该通过盲电