电子科学与技术专业毕业论文电子科学与技术专业毕业论文 精品论文精品论文 DSPDSP 高性能乘法部件高性能乘法部件的设计与实现的设计与实现关键词：乘法器关键词：乘法器 傅里叶变换傅里叶变换 乘加操作乘加操作 乘加运算乘加运算 数字信号处理器数字信号处理器摘要：乘法器是 DSP 高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操 作为主的运算的关键所在。目前，每秒钟能够执行的乘加操作的数日已经成为 衡量一款 DSP 的重要指标之一。正在研制中 32 位 XDSP 要达到 600MHz 的主频以 及每秒 4800M 次的乘加运算，必须拥有一个高性能的乘法部件。 本文通过分 析 XDSP 乘法部件的指令和功能要求，设计了三条独立流水线并重点论述了 SIMD 乘法器和可配置的有限域乘法器的全定制设计与实现。 通过对 SIMD 乘 法算法的改进，本文优化并实现了一个可根据指令进行动态配置的双模式乘法 器，既避免了简单并行方式大量的硬件消耗，又消除了合并子字并行方式下指 令执行周期受制于乘法器结构本身的缺陷。改进的 Booth 算法和部分积生成与 压缩策略使其面积相对于 0.18um 阵列并行结构减少一半以上，功耗降低了 80。版图后测试表明，本乘法器在以两站流水方式进行一个 1616 或两个 88 乘法运算的情况下能稳定工作在 600MHz。 本文使用固定域值的有限域 乘法算法结合域值转换逻辑，设计实现了一个域值和本原多项式同时可调的有 限域乘法器。由静态互补 CMOS 逻辑构成的结构规整的低位优先半伸缩阵列乘法 器，在维持较低功耗的同时也具备了良好的性能。本乘法器可以以四站流水的 方式稳定工作在 800MHz，与现有的单功能有限域乘法器相比，在综合指标上具 备了一定的优势。正文内容正文内容乘法器是 DSP 高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操作 为主的运算的关键所在。目前，每秒钟能够执行的乘加操作的数日已经成为衡 量一款 DSP 的重要指标之一。正在研制中 32 位 XDSP 要达到 600MHz 的主频以及 每秒 4800M 次的乘加运算，必须拥有一个高性能的乘法部件。 本文通过分析 XDSP 乘法部件的指令和功能要求，设计了三条独立流水线并重点论述了 SIMD 乘法器和可配置的有限域乘法器的全定制设计与实现。 通过对 SIMD 乘法算 法的改进，本文优化并实现了一个可根据指令进行动态配置的双模式乘法器， 既避免了简单并行方式大量的硬件消耗，又消除了合并子字并行方式下指令执 行周期受制于乘法器结构本身的缺陷。改进的 Booth 算法和部分积生成与压缩 策略使其面积相对于 0.18um 阵列并行结构减少一半以上，功耗降低了 80。 版图后测试表明，本乘法器在以两站流水方式进行一个 1616 或两个 88 乘 法运算的情况下能稳定工作在 600MHz。 本文使用固定域值的有限域乘法算 法结合域值转换逻辑，设计实现了一个域值和本原多项式同时可调的有限域乘 法器。由静态互补 CMOS 逻辑构成的结构规整的低位优先半伸缩阵列乘法器，在 维持较低功耗的同时也具备了良好的性能。本乘法器可以以四站流水的方式稳 定工作在 800MHz，与现有的单功能有限域乘法器相比，在综合指标上具备了一 定的优势。 乘法器是 DSP 高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操作为主 的运算的关键所在。目前，每秒钟能够执行的乘加操作的数日已经成为衡量一 款 DSP 的重要指标之一。正在研制中 32 位 XDSP 要达到 600MHz 的主频以及每秒 4800M 次的乘加运算，必须拥有一个高性能的乘法部件。 本文通过分析 XDSP 乘法部件的指令和功能要求，设计了三条独立流水线并重点论述了 SIMD 乘法器 和可配置的有限域乘法器的全定制设计与实现。 通过对 SIMD 乘法算法的改 进，本文优化并实现了一个可根据指令进行动态配置的双模式乘法器，既避免 了简单并行方式大量的硬件消耗，又消除了合并子字并行方式下指令执行周期 受制于乘法器结构本身的缺陷。改进的 Booth 算法和部分积生成与压缩策略使 其面积相对于 0.18um 阵列并行结构减少一半以上，功耗降低了 80。版图后 测试表明，本乘法器在以两站流水方式进行一个 1616 或两个 88 乘法运算 的情况下能稳定工作在 600MHz。 本文使用固定域值的有限域乘法算法结合 域值转换逻辑，设计实现了一个域值和本原多项式同时可调的有限域乘法器。 由静态互补 CMOS 逻辑构成的结构规整的低位优先半伸缩阵列乘法器，在维持较 低功耗的同时也具备了良好的性能。本乘法器可以以四站流水的方式稳定工作 在 800MHz，与现有的单功能有限域乘法器相比，在综合指标上具备了一定的优 势。 乘法器是 DSP 高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操作为主 的运算的关键所在。目前，每秒钟能够执行的乘加操作的数日已经成为衡量一 款 DSP 的重要指标之一。正在研制中 32 位 XDSP 要达到 600MHz 的主频以及每秒 4800M 次的乘加运算，必须拥有一个高性能的乘法部件。 本文通过分析 XDSP 乘法部件的指令和功能要求，设计了三条独立流水线并重点论述了 SIMD 乘法器 和可配置的有限域乘法器的全定制设计与实现。 通过对 SIMD 乘法算法的改 进，本文优化并实现了一个可根据指令进行动态配置的双模式乘法器，既避免 了简单并行方式大量的硬件消耗，又消除了合并子字并行方式下指令执行周期受制于乘法器结构本身的缺陷。改进的 Booth 算法和部分积生成与压缩策略使 其面积相对于 0.18um 阵列并行结构减少一半以上，功耗降低了 80。版图后 测试表明，本乘法器在以两站流水方式进行一个 1616 或两个 88 乘法运算 的情况下能稳定工作在 600MHz。 本文使用固定域值的有限域乘法算法结合 域值转换逻辑，设计实现了一个域值和本原多项式同时可调的有限域乘法器。 由静态互补 CMOS 逻辑构成的结构规整的低位优先半伸缩阵列乘法器，在维持较 低功耗的同时也具备了良好的性能。本乘法器可以以四站流水的方式稳定工作 在 800MHz，与现有的单功能有限域乘法器相比，在综合指标上具备了一定的优 势。 乘法器是 DSP 高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操作为主 的运算的关键所在。目前，每秒钟能够执行的乘加操作的数日已经成为衡量一 款 DSP 的重要指标之一。正在研制中 32 位 XDSP 要达到 600MHz 的主频以及每秒 4800M 次的乘加运算，必须拥有一个高性能的乘法部件。 本文通过分析 XDSP 乘法部件的指令和功能要求，设计了三条独立流水线并重点论述了 SIMD 乘法器 和可配置的有限域乘法器的全定制设计与实现。 通过对 SIMD 乘法算法的改 进，本文优化并实现了一个可根据指令进行动态配置的双模式乘法器，既避免 了简单并行方式大量的硬件消耗，又消除了合并子字并行方式下指令执行周期 受制于乘法器结构本身的缺陷。改进的 Booth 算法和部分积生成与压缩策略使 其面积相对于 0.18um 阵列并行结构减少一半以上，功耗降低了 80。版图后 测试表明，本乘法器在以两站流水方式进行一个 1616 或两个 88 乘法运算 的情况下能稳定工作在 600MHz。 本文使用固定域值的有限域乘法算法结合 域值转换逻辑，设计实现了一个域值和本原多项式同时可调的有限域乘法器。 由静态互补 CMOS 逻辑构成的结构规整的低位优先半伸缩阵列乘法器，在维持较 低功耗的同时也具备了良好的性能。本乘法器可以以四站流水的方式稳定工作 在 800MHz，与现有的单功能有限域乘法器相比，在综合指标上具备了一定的优 势。 乘法器是 DSP 高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操作为主 的运算的关键所在。目前，每秒钟能够执行的乘加操作的数日已经成为衡量一 款 DSP 的重要指标之一。正在研制中 32 位 XDSP 要达到 600MHz 的主频以及每秒 4800M 次的乘加运算，必须拥有一个高性能的乘法部件。 本文通过分析 XDSP 乘法部件的指令和功能要求，设计了三条独立流水线并重点论述了 SIMD 乘法器 和可配置的有限域乘法器的全定制设计与实现。 通过对 SIMD 乘法算法的改 进，本文优化并实现了一个可根据指令进行动态配置的双模式乘法器，既避免 了简单并行方式大量的硬件消耗，又消除了合并子字并行方式下指令执行周期 受制于乘法器结构本身的缺陷。改进的 Booth 算法和部分积生成与压缩策略使 其面积相对于 0.18um 阵列并行结构减少一半以上，功耗降低了 80。版图后 测试表明，本乘法器在以两站流水方式进行一个 1616 或两个 88 乘法运算 的情况下能稳定工作在 600MHz。 本文使用固定域值的有限域乘法算法结合 域值转换逻辑，设计实现了一个域值和本原多项式同时可调的有限域乘法器。 由静态互补 CMOS 逻辑构成的结构规整的低位优先半伸缩阵列乘法器，在维持较 低功耗的同时也具备了良好的性能。本乘法器可以以四站流水的方式稳定工作 在 800MHz，与现有的单功能有限域乘法器相比，在综合指标上具备了一定的优 势。 乘法器是 DSP 高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操作为主的运算的关键所在。目前，每秒钟能够执行的乘加操作的数日已经成为衡量一 款 DSP 的重要指标之一。正在研制中 32 位 XDSP 要达到 600MHz 的主频以及每秒 4800M 次的乘加运算，必须拥有一个高性能的乘法部件。 本文通过分析 XDSP 乘法部件的指令和功能要求，设计了三条独立流水线并重点论述了 SIMD 乘法器 和可配置的有限域乘法器的全定制设计与实现。 通过对 SIMD 乘法算法的改 进，本文优化并实现了一个可根据指令进行动态配置的双模式乘法器，既避免 了简单并行方式大量的硬件消耗，又消除了合并子字并行方式下指令执行周期 受制于乘法器结构本身的缺陷。改进的 Booth 算法和部分积生成与压缩策略使 其面积相对于 0.18um 阵列并行结构减少一半以上，功耗降低了 80。版图后 测试表明，本乘法器在以两站流水方式进行一个 1616 或两个 88 乘法运算 的情况下能稳定工作在 600MHz。 本文使用固定域值的有限域乘法算法结合 域值转换逻辑，设计实现了一个域值和本原多项式同时可调的有限域乘法器。 由静态互补 CMOS 逻辑构成的结构规整的低位优先半伸缩阵列乘法器，在维持较 低功耗的同时也具备了良好的性能。本乘法器可以以四站流水的方式稳定工作 在 800MHz，与现有的单功能有限域乘法器相比，在综合指标上具备了一定的优 势。 乘法器是 DSP 高效地处理卷积、滤波和快速傅里叶变换等以乘或乘加操作为主 的运算的关键所在。目前，每秒钟能够执行的乘加操作的数日已经成为衡量一 款 DSP 的重要指标之一。正在研制中 32 位 XDSP 要达到 600MHz 的主频以及每秒 4800M 次的乘加运算，必须拥有一个高性能的乘法部件。 本文通过分析 XDSP 乘法部件的指令和功能要求，设计了三条独立流水线并重点论述了 SIMD 乘法器 和可配置的有限域乘法器的全定制设计与实现。 通过对 SIMD 乘法算法的改 进，本文优化并实现了一个可根据指令进行动态配置的双模式乘法器，既避免 了简单并行方式大量的硬件消耗，又消除了合并子字并行方式下指令执行周期 受制于乘法器结构本身的缺陷。改进的 Booth 算法和部分积生成与压缩策略使 其面积相对于 0.18um 阵列并行结构减少一半以上，功耗降低了 80。版图后 测试表明，本乘法器在以两站流水方式进行一个 1616 或两个 88 乘法运算 的情况下能稳定工作在 600MHz。 本文使用固定域值的有限域