电子科学与技术专业毕业论文电子科学与技术专业毕业论文 精品论文精品论文 FT-C55LPFT-C55LP DSPDSP 中位处中位处理单元与双乘累加单元的设计与实现理单元与双乘累加单元的设计与实现关键词：数字信号处理器关键词：数字信号处理器 正向设计正向设计 双乘累加单元双乘累加单元 桶形移位器桶形移位器 位域处理位域处理 代码代码 覆盖率覆盖率 运算精度运算精度摘要：本课题来自一款 16 位高性能低功耗数字信号处理器 FT-C55LP 的自主正 向设计，其设计目标是各项技术指标与 TI(Texas Instruments)公司的 TMS320C55x DSP 相当。而本文重点对其中两个运算单元-位处理单元和双乘累 加单元进行自顶向下的设计和自底向上的验证。 本文首先对 FT-C55LP 的 CPU 结构进行全面而系统的研究，并在深入分析所有与位处理单元和双乘累加 单元相关指令的基础上，分别对两者进行功能设计和总体设计。 位处理单元 由特殊位域处理器和移位位处理器两个子单元构成。特殊位域处理器是为实现 位域压缩、位域扩展、位计数和指数提取等专用指令而特别设计的专用硬件电 路，利用一些专门设计的压缩器、扩展器、选择器等，巧妙地实现了各种专用 特殊位域处理指令。移位位处理器就是移位器，本文提出了一种改进型多功能 全译码 40 位桶形移位器，继承了传统移位器的优势，完成了 FT-C55LP 所需的 全部算术、逻辑、循环以及双移位等移位功能。此外，通过实现并行的移位溢 出检测机制与饱和处理，大大地提高了系统并行性、降低了功耗，并且为了保 证运算精度实现了可控的舍入操作。 双乘累加单元包括两个可以并行的、结 构和数据通路都类似的乘累加器，每个乘累加器都能在单周期完成一次 1717 位的乘法与一次 40 位的加/减法。本文在深入研究快速乘法器的关键技术以及 各种乘累加单元的实现结构的基础上，采用改进的基 4 布斯算法和带修正符号 位的有限符号扩展技术，以及华莱士树算法的变体(3-2 压缩和 4-2 压缩混合使 用)，最终实现了一款高效的双乘累加单元，其中特殊的符号位修正技术，为并 行乘法溢出检测与饱和处理的提供了必要条件。此外，通过对算法的优化，巧 妙地实现了可选的舍入运算，节省了资源，提高了系统并行性，减少了单指令 执行所需的时间，降低了系统功耗。 另外，本文从子系统级验证完整、功能 验证完全、数据验证完备的角度出发，制定了细致而全面的测试方案，然后借 助 Modelsim 仿真工具，严格按照测试方案，分别对两个运算单元进行了功能仿 真，得到正确的仿真结果，并借助 Modelsim 的高级仿真工具 Code Coverage 进 行了代码覆盖率分析，效果比较理想。最后采用 Design Compiler 综合工具和 SMIC 的 0.13um CMOS 工艺库，在 1.2V 工作电压、25工作温度和 200MHz 工作 频率下，对两个运算单元及其子单元进行了逻辑综合，综合结果满足要求。正文内容正文内容本课题来自一款 16 位高性能低功耗数字信号处理器 FT-C55LP 的自主正向 设计，其设计目标是各项技术指标与 TI(Texas Instruments)公司的 TMS320C55x DSP 相当。而本文重点对其中两个运算单元-位处理单元和双乘累 加单元进行自顶向下的设计和自底向上的验证。 本文首先对 FT-C55LP 的 CPU 结构进行全面而系统的研究，并在深入分析所有与位处理单元和双乘累加 单元相关指令的基础上，分别对两者进行功能设计和总体设计。 位处理单元 由特殊位域处理器和移位位处理器两个子单元构成。特殊位域处理器是为实现 位域压缩、位域扩展、位计数和指数提取等专用指令而特别设计的专用硬件电 路，利用一些专门设计的压缩器、扩展器、选择器等，巧妙地实现了各种专用 特殊位域处理指令。移位位处理器就是移位器，本文提出了一种改进型多功能 全译码 40 位桶形移位器，继承了传统移位器的优势，完成了 FT-C55LP 所需的 全部算术、逻辑、循环以及双移位等移位功能。此外，通过实现并行的移位溢 出检测机制与饱和处理，大大地提高了系统并行性、降低了功耗，并且为了保 证运算精度实现了可控的舍入操作。 双乘累加单元包括两个可以并行的、结 构和数据通路都类似的乘累加器，每个乘累加器都能在单周期完成一次 1717 位的乘法与一次 40 位的加/减法。本文在深入研究快速乘法器的关键技术以及 各种乘累加单元的实现结构的基础上，采用改进的基 4 布斯算法和带修正符号 位的有限符号扩展技术，以及华莱士树算法的变体(3-2 压缩和 4-2 压缩混合使 用)，最终实现了一款高效的双乘累加单元，其中特殊的符号位修正技术，为并 行乘法溢出检测与饱和处理的提供了必要条件。此外，通过对算法的优化，巧 妙地实现了可选的舍入运算，节省了资源，提高了系统并行性，减少了单指令 执行所需的时间，降低了系统功耗。 另外，本文从子系统级验证完整、功能 验证完全、数据验证完备的角度出发，制定了细致而全面的测试方案，然后借 助 Modelsim 仿真工具，严格按照测试方案，分别对两个运算单元进行了功能仿 真，得到正确的仿真结果，并借助 Modelsim 的高级仿真工具 Code Coverage 进 行了代码覆盖率分析，效果比较理想。最后采用 Design Compiler 综合工具和 SMIC 的 0.13um CMOS 工艺库，在 1.2V 工作电压、25工作温度和 200MHz 工作 频率下，对两个运算单元及其子单元进行了逻辑综合，综合结果满足要求。 本课题来自一款 16 位高性能低功耗数字信号处理器 FT-C55LP 的自主正向设计， 其设计目标是各项技术指标与 TI(Texas Instruments)公司的 TMS320C55x DSP 相当。而本文重点对其中两个运算单元-位处理单元和双乘累加单元进行自顶 向下的设计和自底向上的验证。 本文首先对 FT-C55LP 的 CPU 结构进行全面 而系统的研究，并在深入分析所有与位处理单元和双乘累加单元相关指令的基 础上，分别对两者进行功能设计和总体设计。 位处理单元由特殊位域处理器 和移位位处理器两个子单元构成。特殊位域处理器是为实现位域压缩、位域扩 展、位计数和指数提取等专用指令而特别设计的专用硬件电路，利用一些专门 设计的压缩器、扩展器、选择器等，巧妙地实现了各种专用特殊位域处理指令。 移位位处理器就是移位器，本文提出了一种改进型多功能全译码 40 位桶形移位 器，继承了传统移位器的优势，完成了 FT-C55LP 所需的全部算术、逻辑、循环 以及双移位等移位功能。此外，通过实现并行的移位溢出检测机制与饱和处理， 大大地提高了系统并行性、降低了功耗，并且为了保证运算精度实现了可控的 舍入操作。 双乘累加单元包括两个可以并行的、结构和数据通路都类似的乘累加器，每个乘累加器都能在单周期完成一次 1717 位的乘法与一次 40 位的 加/减法。本文在深入研究快速乘法器的关键技术以及各种乘累加单元的实现结 构的基础上，采用改进的基 4 布斯算法和带修正符号位的有限符号扩展技术， 以及华莱士树算法的变体(3-2 压缩和 4-2 压缩混合使用)，最终实现了一款高 效的双乘累加单元，其中特殊的符号位修正技术，为并行乘法溢出检测与饱和 处理的提供了必要条件。此外，通过对算法的优化，巧妙地实现了可选的舍入 运算，节省了资源，提高了系统并行性，减少了单指令执行所需的时间，降低 了系统功耗。 另外，本文从子系统级验证完整、功能验证完全、数据验证完 备的角度出发，制定了细致而全面的测试方案，然后借助 Modelsim 仿真工具， 严格按照测试方案，分别对两个运算单元进行了功能仿真，得到正确的仿真结 果，并借助 Modelsim 的高级仿真工具 Code Coverage 进行了代码覆盖率分析， 效果比较理想。最后采用 Design Compiler 综合工具和 SMIC 的 0.13um CMOS 工 艺库，在 1.2V 工作电压、25工作温度和 200MHz 工作频率下，对两个运算单 元及其子单元进行了逻辑综合，综合结果满足要求。 本课题来自一款 16 位高性能低功耗数字信号处理器 FT-C55LP 的自主正向设计， 其设计目标是各项技术指标与 TI(Texas Instruments)公司的 TMS320C55x DSP 相当。而本文重点对其中两个运算单元-位处理单元和双乘累加单元进行自顶 向下的设计和自底向上的验证。 本文首先对 FT-C55LP 的 CPU 结构进行全面 而系统的研究，并在深入分析所有与位处理单元和双乘累加单元相关指令的基 础上，分别对两者进行功能设计和总体设计。 位处理单元由特殊位域处理器 和移位位处理器两个子单元构成。特殊位域处理器是为实现位域压缩、位域扩 展、位计数和指数提取等专用指令而特别设计的专用硬件电路，利用一些专门 设计的压缩器、扩展器、选择器等，巧妙地实现了各种专用特殊位域处理指令。 移位位处理器就是移位器，本文提出了一种改进型多功能全译码 40 位桶形移位 器，继承了传统移位器的优势，完成了 FT-C55LP 所需的全部算术、逻辑、循环 以及双移位等移位功能。此外，通过实现并行的移位溢出检测机制与饱和处理， 大大地提高了系统并行性、降低了功耗，并且为了保证运算精度实现了可控的 舍入操作。 双乘累加单元包括两个可以并行的、结构和数据通路都类似的乘 累加器，每个乘累加器都能在单周期完成一次 1717 位的乘法与一次 40 位的 加/减法。本文在深入研究快速乘法器的关键技术以及各种乘累加单元的实现结 构的基础上，采用改进的基 4 布斯算法和带修正符号位的有限符号扩展技术， 以及华莱士树算法的变体(3-2 压缩和 4-2 压缩混合使用)，最终实现了一款高 效的双乘累加单元，其中特殊的符号位修正技术，为并行乘法溢出检测与饱和 处理的提供了必要条件。此外，通过对算法的优化，巧妙地实现了可选的舍入 运算，节省了资源，提高了系统并行性，减少了单指令执行所需的时间，降低 了系统功耗。 另外，本文从子系统级验证完整、功能验证完全、数据验证完 备的角度出发，制定了细致而全面的测试方案，然后借助 Modelsim 仿真工具， 严格按照测试方案，分别对两个运算单元进行了功能仿真，得到正确的仿真结 果，并借助 Modelsim 的高级仿真工具 Code Coverage 进行了代码覆盖率分析， 效果比较理想。最后采用 Design Compiler 综合工具和 SMIC 的 0.13um CMOS 工 艺库，在 1.2V 工作电压、25工作温度和 200MHz 工作频率下，对两个运算单 元及其子单元进行了逻辑综合，综合结果满足要求。 本课题来自一款 16 位高性能低功耗数字信号处理器 FT-C55LP 的自主正向设计， 其设计目标是各项技术指标与 TI(Texas Instruments)公司的 TMS320C55x DSP相当。而本文重点对其中两个运算单元-位处理单元和双乘累加单元进行自顶 向下的设计和自底向上的验证。 本文首先对 FT-C55LP 的 CPU 结构进行全面 而系统的研究，并在深入分析所有与位处理单元和双乘累加单元相关指令的基 础上，分别对两者进行功能设计和总体设计。 位处理单元由特殊位域处理器 和移位位处理器两个子单元构成。特殊位域处理器是为实现位域压缩、位域扩 展、位计数和指数提取等专用指令而特别设计的专用硬件电路，利用一些专门 设计的压缩器、扩展器、选择器等，巧妙地实现了各种专用特殊位域处理指令。 移位位处理器就是移位器，本文提出了一种改进型多功能全译码 40 位桶形移位 器，继承了传统移位器的优势，完成了 FT-C55LP 所需的全部算术、逻辑、循环 以及双移