5 锁存器和触发器5.1 双稳态存储单元电路5.2 锁存器5.3 触发器的电路结构和工作原理5.4 触发器的逻辑功能2、锁存器与触发器共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行 保持。一个锁存器或触发器能存储一位二进制码。不同点：锁存器-对脉冲电平敏感的存储 电路，在特定输入脉冲电平作用下 改变状态。触发器-对脉冲边沿敏感的存储电 路，在时钟脉冲的上升沿或下降沿 的变化瞬间改变状态。CP CP 教学基本要求 1、掌握锁存器、触发器的电路结构和 工作原理2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特 性1、时序逻辑电路与锁存器、触发器：时序逻辑电路:概述锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 5.1 双稳态存储单元电路5.1.1 双稳态的概念5.1.2 双稳态存储单元电路2、锁存器与触发器共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行 保持。一个锁存器或触发器能存储一位二进制码。不同点：锁存器-对脉冲电平敏感的存储 电路，在特定输入脉冲电平作用下 改变状态。触发器-对脉冲边沿敏感的存储电 路，在时钟脉冲的上升沿或下降沿 的变化瞬间改变状态。CP CP 5.1 双稳态存储单元电路5.1.1 双稳态的概念反馈5.1.2 双稳态存储单元电路 Q端的状态定义为电路输出状态。电路有两个互补的输出端1. 电路结构 2、数字逻辑分析电路具有记忆1位二进制数据的功能。 如 Q = 1如 Q = 010011011003. 模拟特性分析 I1 = O2 O1 = I2图中两个非门的传输特性5.2.1 SR 锁存器5.2 锁存器5.2.1 D 锁存器5.2.1 SR 锁存器5.2 锁存器1. 基本SR锁存器初态：R、S信号作用前Q端的状态，初态用Q n表示。次态：R、S信号作用后Q端的状态次态用Q n+1表示。1) 工作原理R=0、S=0状态不变00若初态 Q n = 1101若初态 Q n = 001000无论初态Q n为0或1，锁存器的次态为为1态。 信号消失 后新的状态将被记忆下来。01若初态 Q n = 1101若初态 Q n = 0010010R=0、S=1置1无论初态Q n为0或1，锁存器的次态为0态。 信号消失后 新的状态将被记忆下来。10若初态 Q n = 1110若初态 Q n = 0100101R=1 、 S=0置01100S=1 、 R=1无论初态Q n为0或1，触发器的次态 、 都为0 。状态不确定约束条件: SR = 0当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。触发器的输出既不是0态，也不是1态3）工作波形4）用与非门构成的基本SR锁存器、c.国标逻辑符号a.电路图b.功能表不定10010100101不变11不变Q约束条件: S +R = 0例 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。 2. 逻辑门控SR锁存器电路结构国标逻辑符号简单SR锁存器使能信号控制门电路2、工作原 理S=0，R=0：Qn+1=QnS=1，R=0：Qn+1=1S=0，R=1：Qn+1=0S=1，R=1：Qn+1= E=1：E=0：状态发生变化。 状态不变Q3 = S Q4 = R的波形。 逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示，锁存器的原始状态为Q = 0， 试画出Q3、Q4、Q和Q5.2.2 D 锁存器1. 逻辑门控D锁存器国标逻辑符号逻辑电路图=SS =0 R=1D=0Q = 0D=1Q = 1E=0不变E=1= DS =1 R=0D锁存器的功能表置10111置01001保持不变不 变0功能QDEQ逻辑功能2. 传输门控D锁存器(c) E=0时(b) E=1时(a) 电路结构TG2导通， TG1断开TG1导通， TG2断开 Q = DQ 不变(c) 工作波形3. D锁存器的动态特性定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。 74HC/HCT373 八D锁存器4. 典型集成电路74HC/HCT373的功能表工作模式输 入内部锁存器 状 态输 出 LEDnQn 使能和读锁 存 器 （传送模式）LHLLLLHHHH锁存和读锁 存 器LLL*LL LLH*HH 锁存和禁止输 出H高阻 H高阻L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。5.3 触发器的电路结构和工作原理5.3.1 主从触发器5.3.2 维持阻塞触发器*5.3.3 利用传输延时的触发器5.3.4 触发器的动态特性5.3 触发器的电路结构和工作原理1. 锁存器与触发器锁存器在E的高(低)电平期间 对信号敏感触发器在CP的上升沿(下降 沿)对信号敏感在VerilogHDL中对锁存器与 触发器的描述语句是不同的5.3 触发器的电路结构和工作原理主锁存器与从锁存器结构相同1. 电路结构5.3.1 主从触发器TG1和TG4的工作状态相同TG2和TG3的工作状态相同2. 由传输门组成的CMOS边沿D触 发器 工作原理：TG1导通，TG2断开输入信号D 送入主锁存器。TG3断开，TG4导通从锁存器维持在原来的状态不变。 (1) CP=0时:=1，C=0，Q跟随D端的状态变化，使Q=D。 工作原理：(2) CP由0跳变到1 :=0，C=1，触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开从锁存器Q的信号送Q端。TG1断开，TG2导通输入信号D 不能送入主锁存器。主锁存器维持原态不变。 。2. 典型集成电路 74HC/HCT74 中D触发器的逻辑图74HC/HCT74的功能表LHHHHHLLHHQn+1DCPHHLLHLLHLHHLQDCP输 出输 入国标逻辑符号74HC/HCT74的逻辑符号和功能表具有直接置1、直接置0，正边沿触发的D功能触发器5.3.2 维持阻塞触发器1. 电路结构与工作原理C置0维持线响应输入D和 CP信号根据 确定 触发器的状态 4 CP = 0011DDG1 & C PQ1 & G2 G3 & & & G5 Q2 Q3 S R Q4 D G6 Q Q & 2、工作原 理 Qn+1=QnD 信号进入触发器,为状态刷新作好准备Q1 = DQ4= DD信号存于Q44 当CP 由0 跳变为101DDG1 & C PQ1 & G2 G3 & & & G5 Q2 Q3 S R GQ4 D G6 Q Q & 100DD在CP脉冲的上升沿，触法器按此前的D信号刷新4 当CP =1在CP脉冲的上升沿到来瞬间使触发器的状态变化D信号不影响 、 的状态，Q的状态不变G1 & C PQ1 & G2 G3 & & & G5 Q2 Q3 S R GQ4 D GQ Q & 101置1维持线置0 阻塞线11002. 典型集成电路-74LS74 5.3.4 触发器的动态特性动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。 建立时间保持时间脉冲宽度传输延时时间传输延时时间保持时间tH ：保证D状态可靠地传送到Q建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。触发脉冲宽度tW ：保证内部各门正确翻转。传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间5.4.1 D 触发器 5.4 触发器的逻辑功能5.4.2 JK 触发器 5.4.3 SR 触发器 5.4.4 D 触发器功能的转换 5.4.2 T 触发器 5.4 触发器的逻辑功能不同逻辑功能的触发器国际逻辑符号D 触发器JK 触发器T 触发器RS 触发器5.4.1 D 触发器 1. 特性表 Qn DQn+1 000 011 100 1112. 特性方程Qn+1 = D 3. 状态图3.状态转换图翻 转1 00 11 11 1置 11 10 10 01 1置 00 00 11 10 0状态不变0 10 10 00 0说 明Qn+1QnKJ1.特性表 2.特性方程5.4.2 JK 触发器 例5.4.1 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图所示试画出输出端Q的波形。设触发器的初始状态为0。5.4.3 T触发器 特性方程状态转换图特性表011101110000T逻辑符号 4. T触发器国际逻辑符号 特性方程时钟脉冲每作用一次，触发器翻转一次。 5.4.4 SR 触发器 1. 特性表 2. 特性方程3. 状态图Qn S RQn+1 00 00 0010 0101 011不确 定 1001 1010 1101 111不确 定SR=0（约束条件）5.3.4 D触发器功能的转换1.D 触发器构成 J K 触发器组合 电路DKJQn+1 = D 2. D 触发器构成 T 触发器Qn+1 = D 组合 电路DT3. D 触发器构成 T 触发器Qn+1 = D CPQ二分频锁存器和触发器都是具有存储功能的逻辑电路，是构成 时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。 锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。 触发器按逻辑功能分类有D触发器、JK触发器、T（T）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。小 结