CMOS工艺流程与MOS电路版图举例 1. CMOS工艺流程1) 简化N阱CMOS工艺演示flash2) 清华工艺录像：N阱硅栅CMOS工艺流程3) 双阱CMOS集成电路的工艺设计 4) 图解双阱硅栅CMOS制作流程 2. 典型N阱CMOS工艺的剖面图 3. Simplified CMOS Process Flow 4. MOS电路版图举例 11) 简化N阱CMOS 工艺演示2氧化层生长光刻1，刻N阱掩膜版氧化层氧化层P-SUBP-SUB3曝光光刻1，刻N阱掩膜版光刻胶掩膜版4氧化层的刻蚀光刻1，刻N阱掩膜版5N阱注入光刻1，刻N阱掩膜版6形成N阱N阱 P-SUBP-SUB7氮化硅的刻蚀光刻2，刻有源区掩膜版二氧化硅掩膜版N阱8场氧的生长光刻2，刻有源区掩膜版二氧化硅氮化硅掩膜版N阱9去除氮化硅光刻3，刻多晶硅掩膜版FOX N阱10重新生长二氧化硅（栅氧）光刻3，刻多晶硅掩膜版 栅氧场氧场氧N阱11生长多晶硅光刻3，刻多晶硅掩膜版多晶硅多晶硅N阱12刻蚀多晶硅光刻3，刻多晶硅掩膜版掩膜版N阱13刻蚀多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱14P+离子注入光刻4，刻P+离子注入掩膜版掩膜版P+N阱15N+离子注入光刻5，刻N+离子注入掩膜版N+N阱16生长磷硅玻璃PSGPSGN阱17光刻接触孔光刻6，刻接触孔掩膜版P+N+N阱18刻铝光刻7，刻Al掩膜版AlN阱19刻铝VDDVoVSSN阱20光刻8，刻压焊孔掩膜版钝化层N阱212) 清华工艺录像N阱硅栅CMOS 工艺流程22初始氧化23光刻1，刻N阱24N阱形成N阱25Si3N4淀积SiSi3 3N N4 4缓冲用缓冲用SiOSiO2 2P-Si SUBN阱26光刻2，刻有源区，场区硼离子注入有源区有源区有源区有源区N阱27场氧1N阱28光刻3N阱29场氧2N阱30栅氧化，开启电压调整栅氧化层栅氧化层N阱31多晶硅淀积多晶硅 栅氧化层N阱32光刻4，刻NMOS管硅栅， 磷离子注入形成NMOS管N阱NMOSNMOS管硅栅管硅栅用光刻胶做掩蔽用光刻胶做掩蔽33光刻5，刻PMOS管硅栅， 硼离子注入及推进，形成PMOS管N阱PMOSPMOS管硅栅管硅栅用光刻胶做掩蔽用光刻胶做掩蔽34磷硅玻璃淀积N阱磷硅玻璃磷硅玻璃35光刻6，刻孔、磷硅玻璃淀积回流 （图中有误，没刻出孔)N阱36蒸铝、光刻7，刻铝、 光刻8，刻钝化孔 （图中展示的是刻铝后的图形）N阱VoVinVSSVDDP-SUB磷注入硼注入磷硅玻璃PMOSPMOS管硅栅管硅栅NMOSNMOS管硅栅管硅栅37离子注入的应用3839N阱硅栅CMOS工艺流程40形成N阱初始氧化，形成缓冲层，淀积氮化硅层 光刻1，定义出N阱反应离子刻蚀氮化硅层 N阱离子注入，先注磷31P+ ，后注砷75As+3) 双阱CMOS集成电路的工艺设计 P sub. 100磷31P+砷75As+41形成P阱 在N阱区生长厚氧化层，其它区域被氮化 硅层保护而不会被氧化 去掉光刻胶及氮化硅层 P阱离子注入，注硼N阱 P sub. 10042推阱 退火驱入，双阱深度约1.8m 去掉N阱区的氧化层N阱P阱43形成场隔离区 生长一层薄氧化层 淀积一层氮化硅 光刻2场隔离区，非隔离区被光刻胶保护起 来 反应离子刻蚀氮化硅 场区硼离子注入以防止场开启 热生长厚的场氧化层 去掉氮化硅层44阈值电压调整注入 光刻3，VTP调整注入 光刻4，VTN调整注入光刻胶31P+11B+45形成多晶硅栅（栅定义 ） 生长栅氧化层 淀积多晶硅 光刻5， 刻蚀多晶硅栅N阱P阱46形成硅化物 淀积氧化层 反应离子刻蚀氧化层，形成侧壁氧化层（spacer, sidewall） 淀积难熔金属Ti或Co等 低温退火，形成C-47相的TiSi2或CoSi 去掉氧化层上的没有发生化学反应的Ti或Co 高温退火，形成低阻稳定的TiSi2或CoSi247形成N管源漏区光刻6，利用光刻胶将PMOS区保护起来 离子注入磷或砷，形成N管源漏区 形成P管源漏区光刻7，利用光刻胶将NMOS区保护起来 离子注入硼，形成P管源漏区48形成接触孔 化学气相淀积BPTEOS硼磷硅玻璃 层 退火和致密 光刻8，接触孔版反应离子刻蚀磷硅玻璃，形成接触 孔49形成第一层金属 淀积金属钨(W)，形成钨塞50形成第一层金属淀积金属层，如Al-Si、Al-Si-Cu合金等光刻9，第一层金属版，定义出连线图 形反应离子刻蚀金属层，形成互连图形51形成穿通接触孔 化学气相淀积PETEOS, 等离子增强正硅酸四乙酯热分解 Plasma Enhanced TEOS ：tetraethylorthosilicate Si- (OC2H5)4 - 通过化学机械抛光进行平坦化光刻穿通接触孔版 反应离子刻蚀绝缘层，形成穿通接触孔 形成第二层金属 淀积金属层，如Al-Si、Al-Si-Cu合金等 光刻10，第二层金属版，定义出连线图形反应离子刻蚀，形成第二层金属互连图形正硅酸乙脂（TEOS）分解 65075052合金形成钝化层 在低温条件下(小于300)淀积氮化硅 光刻11，钝化版 刻蚀氮化硅，形成钝化图形 测试、封装，完成集成电路的制造工艺CMOS集成电路采用(100)晶向的硅材料534) 图解双阱硅栅 CMOS制作流程54首先进行表面清洗，去除 wafer表面的保护层和 杂质，三氧 化二铝必须以高速粒子撞击，并 用化学溶液进行清洗。甘油 甘油55然后在表面氧化二氧化硅膜以减小 后一步氮化硅对晶圆的表面应力。 涂覆光阻(完整过程包括，甩胶 预烘曝光显影后烘腐蚀去 除光刻胶)。其中二氧化硅以氧化形成 ，氮化硅LPCVD沉积形成(以氨、硅烷 、乙硅烷反应生成)。56光刻技术去除不想要的部分，此步骤为 定出P型阱区域。 (所谓光刻胶就是对光或电 子束敏感且耐腐蚀能力强的材料，常用的光 阻液有S1813,AZ5214等)。光刻胶的去除可以 用臭氧烧除也可用专用剥离液。氮化硅用 180的磷酸去除或含CF4气体的等离子刻蚀 (RIE)。 57在P阱区域植入硼(+3)离子，因硅为+4 价，所以形成空洞，呈正电荷状态。(离子 植入时与法线成7度角，以防止发生沟道效 应，即离子不与原子碰撞而直接打入)。每 次离子植入后必须进行退火处理，以恢复晶 格的完整性。(但高温也影响到已完成工序 所形成的格局)。 58LOCOS (local oxidation of silicon)选择性氧 化：湿法氧化二氧化硅层，因以氮化硅为掩模 会出现鸟嘴现象， 影响尺寸的控制。二氧化 硅层在向上生成的同时也向下移动，为膜厚的 0.44倍，所以在去除二氧化硅层后，出现表面 台阶现象。湿法氧化快于干法氧化，因OH基 在硅中的扩散速度高于O2。硅膜越厚所需时间 越长。 59去除氮化硅和表面二氧化硅层。露出N 型阱区 域。(上述中曝光技术光罩与基片的 距离分为接触式、接近式和投影式曝光三种 ，常用投影式又分为等比和微缩式。曝光会 有清晰度和分辩率，所以考虑到所用光线及 波长、基片表面平坦度、套刻精度、膨胀系 数等)。60离子植入磷离子(+5)，所以出现多 余电子，呈现负电荷状态。电荷移动 速度高于P型约0.25倍。以缓冲氢氟酸 液去除二氧化硅层。 61在表面重新氧化生成二氧化硅层， LPCVD沉积 氮化硅层，以光阻定出下 一步的field oxide区域。62在上述多晶硅层外围，氧化二氧 化硅层以作为保护。涂布光阻，以便 利用光刻技术进行下一步的工序。63形成NMOS，以砷离子进行植入形成源漏 极。 此工序在约1000中完成，不能采用铝 栅极工艺，因铝不能耐高温，此工艺也称为 自对准工艺。砷离子的植入也降低了多晶硅 的电阻率(块约为30欧姆)。还采用在多晶硅 上沉积高熔点金属材料的硅化物(MoSi2、 WSi2、TiSi2等)，形成多层结构 64以类似的方法，形成PMOS，植入硼 (+3)离子。 (后序中的PSG或BPSG能很好 的稳定能动钠离子，以保证MOS电压稳 定)。65后序中的二氧化硅层皆是化学反应 沉积而成，其中加入PH3形成PSG (phospho-silicate-glass)，加入B2H6形成 BPSG (boro-phospho-silicate-glass)以平坦 表面。所谓PECVD (plasma enhanced CVD) 在普通CVD反应空间导 入电浆(等离子)，使气体活化以降低反应 温度)。6667光刻技术定出孔洞，以溅射法 或真空蒸发法，依次沉积钛+氮化 钛+铝+氮化钛等多层金属。(其中 还会考虑到铝的表面氧化和氯化 物的影响)。由于铝硅固相反应， 特别对浅的PN结难以形成漏电流 (leak current)小而稳定的接触，为 此使用TiN等材料，以抑制铝硅界 面反应，并有良好的欧姆，这种 材料也称为势垒金属(barrier metal) 。 68RIE刻蚀出布线格局。以类似的方 法沉积第二层金属，以二氧化硅绝缘 层和介电层作为层间保 护和平坦表面 作用。69为满足欧姆接触要求，布线工艺是在 含有510%氢的氮气中，在400500温 度下热处理1530分钟(也称成形forming) ，以使铝和硅合金化。最后还要定出 PAD接触窗，以便进行bonding工作。 ( 上述形成的薄膜厚度的计算可采用光学 衍射、倾斜研磨、四探针法等方法测得) 。 70712. 典型N阱CMOS工艺的剖面图源硅栅漏薄氧化层金属场氧化层p-阱n-衬底（FOX）低氧72CMOS processp+p+p-73Process (Inverter)p-subP-diffusionN-diffusionPolysiliconMetalLegend of each layercontactN-wellGND低氧场氧p-subp+InVDD S G DD G S 图例74Layout and Cross-Section View of InverterInTop View or LayoutCross-Section ViewP-diffusionN-diffusionPolysiliconMetalLegend of each layercontactVDDGNDGNDOutVDDInverterInOutN-well图例75Process field oxidefield oxidefield oxide763. Simplified CMOS Process FlowCreate n-well and active regionsGrow gate oxide (thin oxide)Deposit and pattern poly-silicon layerImplant source and drain regions, substrate contactsCreate contact windows, deposit and pattern metal layers77N-well, Active Region, Gate OxideCross Sectionn-wellTop ViewS G DD G SMetalMetalMetalPolysiliconn+p+VDDVSS pMOSFETnMOSFET78Poly-silicon Layer Top ViewCross-Section79N+ and P+ RegionsTop ViewOhmic contactsCross-Section80SiO2 Upon Device & Contact EtchingTop ViewCross-Section81Metal Layer by Metal Evapora