触发器与时序逻辑电路触发器与时序逻辑电路第第9 9 章章9.1 9.1 集成集成触发器触发器在数字系统中，常需要记忆功能，触发器就是一种具有 记忆功能的逻辑部件，它能够存储一位二进制数码。触发器有三个基本特性：（1）有两个稳态，可分别表示二进制数码0和1， 无外触发时可维持稳态。（2）外触发下，两个稳态可相互转换（称翻转）。（3）有两个互补输出端。9.1.1 9.1.1 RS RS 触发器触发器1. 基本RS触发器基本RS 触发器由两个与非门交叉耦合而成，如下图：SRQ图形符号这种触发器有两个稳定状态：(2) , 称为复位状态(0态);(1) , 称为置位状态(1态);它有两个输出端Q 和 ，二者的逻辑状态应相反。QR 和S 是置 0 和置 1 信号输入端，还有时钟脉冲 CP 输入端。时钟脉冲CP是一种控制命令， 通过导引电路实现对输入端R 和S 的控制，故称为可控RS 触发器当时钟脉冲CP来到之前 ，即当CP= 0时，不论R 和S 端的电平如何变化，GC门和GD 门的输出均为1，基本触发器 保持原状态不变。当CP 跳变为0 时，由于从触发器的S=0,R=0，也保持0态不变。如果初始状态为1，也有同样的结果。Q n+10 0 Q n 0 1 0 1 0 1 1 1 Q nJK主从触发器的特性见真值表：(4) (4) J J=0, =0, K K=1=1可分析出不管触发器原来处于什么状态，一个时钟 脉冲来到后，输出一定是0 态。主从型触发器具有在CP从1下跳为0时翻转的特点， 也就是具有在时钟脉冲下降沿触发的特点。 主从触发器避免了“空翻”。2时序图负沿触发的JK触发器输入端的波形与输出端Q和 Q的波形如图所示（设初始状态Q=0）。JK触发器时序图1 2 3 4 5 6 7 8CPJQQK3集成双J-K触发器74LS112 （1）引脚图、逻辑符号及逻辑功能74LS112为下降沿JK触发器，内含两个相同的 JK触发器，SD、RD分别为异步置1端和异步置0端，均为低电平有效。 其引脚排列图和逻辑符号如图所 示，功能表如表所示。集成双JK触发器74LS112S 1J 1K R1 2 C1Q Q 74LS112（b）逻辑符号74LS112（a） 引脚排列图 1 2 3 4 5 6 7 81CP 1K 1J 1SD 1Q 1Q 2Q GND UCC 1RD 2RD 2CP 2K 2J 2SD 2Q16 15 14 13 12 11 10 9表9. 1.6 集成双J-K触发器74LS112功能表输输 入输输 出RDSDJKCPQn+1Qn+10101 1010 0011 1100QnQn 110101 111010 1111QnQn （2）时序图在图中的输入波形加载到JK触发器74LS112上时， Q的输出波形如图所示（设初始状态Q=0）。CP J K SD RD Q74LS112的时序图 9.2 9.2 计数器计数器计数器是数字系统中应用最广泛的时序逻辑部件之一，其基本功能是计数，即累计输入脉冲的个数， 此外还具有定时、分频、信号产生和数字运算等作用 。9.2.1 二进制计数器计数器的种类很多，按计数的增减方式，可分为加法计数器、减法计数器和可逆计数器；按计数进制 可分为二进制计数器、二十进制计数器、N进制计数器等；按计数脉冲的输入方式分类，可分为同步计 数器和异步计数器。二进制只有0和1两个数码，一个触发器可表示一 位二进制数。当要表示N位二进制数时，就需用N个触发器。计数器的编码状态是随着计数脉冲的输入而周 期性变化，称为计数器的“模”，用M表示。当由n个触 发器组成，模M=2n的计数器，称为二进制计数器，也 称为n位二进制计数器。CO = Q3n Q2n Q1n Q0n进位输出信号FF0 1J1K RC1Q0Q1Q2Q3FF11J1K RC1FF2 1J1K RC1FF3 1J1K RC11CPRDCOFF0 1J1K1FF11J1KQ0nFF2 1J1KQ0n Q1n(2)高位触发器是在相邻的低位触发器的输出端从0 123456780 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0012345678Q3 Q2 Q1 Q0十进 制数二进制数 计数脉冲数00 0 0 0 169 1011121314151 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 19101112131415Q3 Q2 Q1 Q0十进 制数二进制数 计数脉冲数1变为0进位时翻转。 计数脉冲个数与各触发器输出状态及十进制数之间 的关系如下表:CP1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q1Q0Q2Q3工作波形如下：2. 集成二进制同步加法计数器下图是四位同步二进制加法计数器74LS161的引 脚排列图和逻辑图。图中CO是向高位进位的输出端， CR是异步清零端，LD是同步置数端，CTP、CTT为使 能端，CP为上升沿触发时钟脉冲端，D0D3为预置数 输入端。74LS161的逻辑功能如下表所示。 74LS161CPQ0Q1Q2Q3COD0CT74LS161 逻辑功能示意图CTT CTPCRLDD1D2D3CR LD计数状态输出端, 从高位到低位依次为Q3、Q2、Q1、Q0。进位输出端置数数据输入端， 为并行数据输入。计数脉冲 输入端，上升 沿触发。计数控制端， 高电平有效。CR 为置 0 控制端， 低电平有效。LD 为同步置数控 制端，低电平有效。集成同步二进制计数器 74LS161CT74LS161的功能表 CO = CTTQ3Q2Q1Q0CO = Q3 Q2 Q1 Q0CO = CTTQ3Q2Q1Q0异步置 00保 持011保 持011计 数1111d0d1d2d3d0d1d2d301000000COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR说 明 输 出输 入d0d1d2d3d0d1d2d301当 CR = 1、LD = 0 ，在 CP 上升沿到来时，并行输入的数 据 d3 d0 被置入计数器。00当 CR = LD = 1，且 CTT 和CTP 中有 0 时，状态保持不变。00000CR = 0 时，不论有无CP 和 其他信号输入，计数器被置 0。当 CR = LD = CTT = CTP = 1 时，在计数脉冲的上升沿进行 4 位二进制加法计数。CO 在计数至“1111”时出高电平，在产生进 位时输出下降沿。CT74LS161 的主要功能： (1)异步置 0 功能(CR 低电平有效) (2)同步置数功能(LD 低电平有效) (3)计数功能(LR = LD = CTT = CTP = 1) (4)保持功能(LR = LD = 1 ，CTT 和 CTP 中有 0)CT74LS161 的功能表CO = CTTQ3Q2Q1Q0CO = Q3 Q2 Q1 Q0CO = CTTQ3Q2Q1Q0异步置 00保 持011保 持011计 数1111d0d1d2d3d0d1d2d301000000COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR说 明 输 出输 入9.2.2 二-十进制计数器 9.2.3 N 进制计数器 1 置数法置数法是利用计数器的置数端在计数器计数到某一状 态后产生一个置数信号，使计数器的状态回到输入数 据所代表的状态。若将输入第 N 个计数脉冲时计数器状态用 SN 表示，六进制计数器，是当 S6= 0110 时应加 置 0信号。利用异步置 0 功能获得 N 进制计数器的方法： 1. 写出加反馈置 0 信号时所对应的计数器状态，即写出 SN 对应的二进制代码。2. 写出反馈置 0 函数，即根据 SN 和置 0 端的有效电平写置 0 输入信号的表达式。 3. 画连线图：注意反馈置 0 函数的连线方法。 例 试利用 CT74LS161 的置 0 功能构成六进制计数器。解题思路：“161” 为 4 位二进制计数器，其态序 表为：00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计 数 器 状 态计数 顺序在第 6 个计数脉冲输入时，使计数 器置 0，即可实现六进制计数。“161”为异步置 0，即只要置 0 端出现 有效电平，计数器立刻置零。因此，应在 输入第 6 个 CP 脉冲 后，用 S6 = 0110 作为 控制信号去控制电路，产生置零信号加到 异步置 0 端，使计数器立即置 0。CT74LS161Q0Q1Q2Q3COD0CTT CTPCRLDD1D2D3CP根据 S6 和 CR 的有效电平写出 画连线图计数输入输出端(1) 用异步置 0 的 CT74LS161 构成六进制计数器解： 写出 S6 的二进制代码S6 = 0110 写出反馈置 0 函数11& 9.3 9.3 寄存器寄存器寄存器用来暂时存放参与运算的数据和运算结果。一个触发器可以存储1位二进制信号；寄存n位二进 制数码，需要n个触发器。按功能分数码寄存器 移位寄存器(并入并出) (并入并出、并入串出、串入并出、串入串出)分类：按存放数码的方式并行串行9.3.1 9.3.1 数码寄存器数码寄存器功能：寄存数码和清除原有数码。 采用基本触发器构成的4位数码寄存器原理图如下：下面请看置数演示4 位 寄 存 器Q0 Q1 Q2Q3 Q0 Q1 Q2 Q3FF0FF1FF2FF3D0CPC1C1C11D1D1D R R R R D1 D2 D3 C11DCR1D1D1D1D由D 触发器构成，因此能锁存输入数据。D0D1 D2D3RRRR1CRCR 为异步清零端，当 CR = 0 时，各触发器均 被置 0。寄存器工作时，CR 应为高电平。D0 D3 称为并行数据输入端，当时钟 CP 上升沿 到达时，D0 D3 被并行置入到 4 个触发器中，使 Q3 Q2 Q1 Q0 = D3 D2 D1 D0。D0D1 D2D3D0D1 D2D3