第9章 伪随机序列与误码检测原理、 建模与设计n内容提要n 本章介绍伪随机序列的概念、m序列的产生 原理及其性质，还介绍了m序列产生器的建模 与设计方法。本章的第二部分内容是就通信 中的误码检测技术介绍了误码性能指标、误 码测试信号、误码测试方式以及误码检测原 理及误码检测器等。本章的第三部分内容是 以简单的逐位比较型误码检测器为例，重点 介绍了逐位比较误码检测原理、状态搜索与 同步保护等模块的VHDL建模与程序设计。n知识要点 1.伪随机序列的概念、m序列的产生原理及其性 质。 2.m序列产生器的VHDL建模与设计方法； 3.误码性能指标、误码测试信号、误码测试方 式； 4.误码检测原理、误码检测器的种类及工作原 理； 5.简单误码检测器的建模与VHDL程序设计n教学建议 1.掌握伪随机序列的概念与应用、m序列的产生 原理与性质。 2.分析和理解m序列产生器的建模与设计方法。 3.熟悉通信中误码性能指标，了解误码测试信 号和误码测试方式； 4.掌握误码检测的基本原理以及简单误码检测 器的建模与设计方法，强调位同步与状态同 步技术在误码检测以及误码检测器设计中的 重要性。 5.建议学时数为6学时。9.1 引 言n伪随机噪声具有类似于随机噪声的一些统计 特性，同时又便于重复产生和处理，因而获 得广泛的应用。目前最广泛应用的伪随机噪 声都是由数字电路产生的周期序列得到的。 这种周期性序列称为伪随机序列。n由于在信道中噪声的加入，使得在数字通信 中在接收端不可避免地会出现误码，误码率 是检验通信设备传输质量的重要指标，误码 的检测在通信中必不可少，由此，产生了各 种各样的误码检测器。n误码测试的方法可分为两大类：中断通信业务的误码测试和不 中断通信业务的误码测试。第一种主要用于产品性能鉴定、系 统工程交验和通信电路的定期维护和检修等；第二种主要用于 系统运行的质量监测、可靠性统计等。n在对通信系统的性能进行误码检测的设备中，码组发生器作为 代替数字信息输入的信号源是一种不可缺少的装置。常用的码 组发生器有两类：一类是伪随机码发生器。它产生的序列具有 接近纯随机数字序列的特性；另一类是规则码发生器。它可通 过选择开关或按键来确定规则码的构成。规则码发生器的序列 周期一般较短，主要用做单元部件和整机性能的测试序列。n本章将在介绍伪随机序列产生的基础上，重点讨论误码检测原 理、建模与设计。9.2 伪随机序列及其产生原理与VHDL设计n伪随机序列或称伪随机码，它是模仿随机序列的随 机特性而产生的一种码字，也称为伪噪声序列或伪 噪声码。在数字通信中，伪随机序列有许多种，限 于篇幅，这里以被广泛使用的m序列为重点进行介绍。n在通信工程应用中，常采用二进制伪随机序列，因 此在序列中只有“0”和“1”两种状态。二进制伪 随机序列一般是通过移位寄存器加反馈电路共同来 产生的。这种反馈移位寄存器可分为线性反馈和非 线性的反馈移位寄存器两种。其中由线性反馈移位 寄存器产生的周期最长的二进制数字序列叫做最大 长度线性反馈移位寄存器序列，也称m序列。 n对于伪随机序列有如下几点要求： 1. 应具有良好的伪随机性，即应具有和随机序列类似的 随机性。 2. 应具有良好的自相关、互相关和部分相关特性，即要 求自相关峰值尖锐，而互相关和部分相关值接近于 零。这是为了接收端的准确检测，以减小差错。 3. 要求随机序列的数目足够多，以保证在码分多址的通 信系统中，有足够多的地址提供给不同的用户。 4.要求设备简单，易实现，成本低。9.2.1 伪随机序列发生器n m序列是最被广泛采用伪随机序列之一，除 此之外，还用到其它伪随机序列，如Gold序 列、M序列等。本章重点介绍m序列。1. 最大长度线性反馈移位寄存器序列（m序 列）的产生m序列产生的一般结构模型如图9-1所示。 其中1，2，3，n是移位寄存器的编号，是各移位寄存器的状态，对应各移存器的反馈系数， n 表示该级移存器参与反馈， 表示该级 移存器不参与反馈。其中 和 不能等于0 ，这是因为 意味着移位寄存器无反馈， 而 则意味着反馈移存器蜕化为级或更少级 的反馈移存器。 图9-1 反馈移位寄存器的结构模型反馈函数为（模2加） （9-1）上述的反馈函数是一个线性递归函数。当级 数（n）和反馈系数一旦确定，则反馈移位寄 存器的输出序列就确定了。反馈移存器的级 数n不同，则m序列的反馈系数也不同，表9- 1（来源于参考文献9）列出了部分的m序 列发生器的反馈系数，供读者使用时参考。 表中给出的是八进制数值，经转换成二进制 数值后，可求出相应的反馈系数。m序列的 一个重要的性质n是：任一m序列的循环移位仍是一个m序列 ，序列长度为： n （9-2）2.m序列的性质（1）均衡性m序列在在一个周期内“1”和“0”的个数 基本相等。具体来说，m序列的一个周期中的 “0”的个数比“1”的个数少一个。 （2）游程分布我们把伪随机序列中取值（“0”或“1”） 相同的一段码位称为一个游程。在一个游程 中包含的位数称为游程长度。把取值为“0” 的游程称为“0”n游程，取值为“1”的游程称为“1”游程。 在m序列中的一个周期内，游程的总个数等于 ,而且“0”游程的数目与“1”游程的数目相 等，即各占一半。n一般来说，在m序列中，长度为1的游程占游 程总数的一半；长度为2的游程占游程总数的 1/4；依次类推，长度为k的游程数目占游程 总数的 ，其中， 而且“0”游程 ，长为“1”。n例9-1对于一个 ， 的m序列 10001111010110010 其中n表示移位寄存器的个数，m表示伪随机序 列 的周期。该伪随机序列的总游程数为 个。其中，长为4的游程一个，即“1111”；长 为3的游程一个，即“000”；长为2的游程2 个，即“11”和“00”；长为1的游程4个， 即2个“1”游程和2个“0”游程。（3）移位相加特性（9-3）n一个m序列Mp与其经任意次迟延移位产生的另一不同 序列Mr，模2相加，得到的仍是Mp的某次迟延移位序 列Ms，即 （4）相关函数n 设 为一个m序列， 为m序列的第i位的取值，（ 令“0”和“1”分别对应“+1”和“-1”），由自 相关函数的定义有（9-4）n式中T为m序列的周期。令当 时的 记为 ，其中 为码元宽度， 。这样，式（9-4）可表示为n （9-5） 式中，n为m序列的长度， 的下标按模n运算， 即 。 把 进行归一化，可得其归一化相关函 数为：（9-7）根据m序列的延时相加特性可知， n仍然是一个m序列，因此上式分子就是“0” 的个数与“1”的个数之差；又由m序列的均 衡性可知，m序列的一个周期中的“0”的个 数比“1”的个数少一个，实际上，上式的分 子等于-1。因此，式（9-6）可写为：n （9-7）n在 的范围内，自相关函数为：n ， （9-8 ）于是（9-9）将自相关函数画成曲线如图9-2所示。n 图9-2 m序列的自相关函数n上面讨论的m序列由于具有很好的伪噪声性质，并且 产生方法比较简单，所以受到广泛的应用。不过， 它也有一个很大缺点，就是其周期限制于(2n一1),n l、2、3、。当n较大时，相邻周期相距较远， 有时不能从m序列得到所需周期的伪随机序列。另外 一些伪随机序列的周期所必须满足的条件与m序列的 不同，因此可以得到一些其他周期的序列；即使周 期与m序列相同，其结构也不一定相同。这些不同周 期和结构的序列可以互相补充，提供我们选用。9.2.2 m序列发生器的建模与设计举例n从表9-1中选m序列的级数为 ，序列长度为，若选反馈系数的八进制数值为235，转换成 二进制数值为：10011101，即：n反馈移位寄存器的结构模型如图9-3所示。图9-3 n=7的反馈移位寄存器的结构模型nVHDL建模思想： n根据图9-3的结构模型，设置敏感信号（时钟 信号CLK和操作控制信号LOAD），在时钟的 上升沿控制下，当LOAD=“1”时，给移位 寄存器预置初始信号“100000”；当 LOAD=“0”时，将按图9-3的模型规律进行 操作,具体赋值顺序参看下列程序。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY PS7 IS 实体名为 “PS7” PORT(CLK:IN STD_LOGIC;LOAD:IN STD_LOGIC;Q :OUT STD_LOGIC); 定义实体接口 END PS7; ARCHITECTURE BEHAV OF PS7 IS SIGNAL C0,C1,C2,C3,C4,C5,C6,C7:STD_LOGIC; BEGINPROCESS(CLK,LOAD) 设置敏感量 BEGIN IF CLKEVENT AND CLK=1 THEN IF (LOAD=1) THEN C720 then -判决门限w=1; elsif sum=20 thenw=0 ; end if;end if;end if; outp= not w; end process; end bh;3.时序仿真根据以上设计程序得到的时序仿真波形如图9-20所示。 图中的输出“outp”表示有大误码情况下，在进行一定 数量 的误码计数后，其输出电平变为“0”。在这种状态下 ， outp=“0”将控制同步搜索器，进行同步搜索，直到 outp=“1”为止，即系统的两序列状态同步。图9-20 误码统计与门限检测器的时序仿真波形9.5.6 连“1”状态计数器模块1.建模图9-8中的连“1”计数器与输出控制电路的功能 有两个：n一是对状态比较器输出的连“1”状态进行计数，当 计数器的计数量达到设置值时，计数器输出为“1” ，并控制“并行输入与状态控制”电路，使之的各 并行输出位置“0”。这样，状态比较器的各输入位 皆为“0”，则其输出为“1”，表示状态已同步； 若状态不同步，则连“1”计数器的输出始终为 “0”。n连“1”计数器的另一功能是当其输出为“1”时， 才使误码计数器进行计数。 若在整个系统已同步后，出现了状态失步， 则通过图中的误码统计与门限检测电路的输 出状态控制连“1”计数器。图9-8中的连“1” 状态计数器的建模符号如图9-21所示。“en” 端的信号来自状态并行比较器的输出；“clr” 来自误码统计与门限检测的输出信号；“clk” 为时钟信号；“outp”为连“1”计数输出。当连“1”个数达到设 定的个数时输出为“1”，并送给并行输入与状 态控制器，使其输出置“0”，以实现同步保护 控制。图9-21 连“1”状态计数器的建模符号2. 程序设计-文件名：cnt10 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity cnt10 is port (en,clr,clk:in std_logic;outp:out std_logic); end cnt10;architecture bh of cnt10 is signal sum:std_logic_vector(3 downto 0); beginprocess(clk) beginif(clr=0) then sum=X“0“;outp=0; else if clkevent and clk=1 then if (en=0) thensum=x“0“