基本的加法/减法器2.2.4基本的加法/减法器n基本的加法/减法器 半加器 HiAi Bi 不考虑进位 全加器 考虑低位进位Ci-1和向高位的进位Ci 各种逻辑门的图形符号加法器n 半加器不考虑进位加法器n 全加器（FA） 1位全加器真值表输入 输出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 按照真值表可写出FA逻辑方程：n依照真值表，通过离散数学相关知识得到 描述其逻辑关系的1位全加器逻辑方程：再依照逻辑方程连接逻辑电路图FA逻辑电路和框图1位补码运算的加法减法器FA标记黄色五星表示 此处内容可观看教 材配套的CAI动画n将若干个1位FA全加器串连即可实现N位行 波进位加法/减法器。n行（xing）波进位： 串行进位，高位的运算要等待低位的进位传到 才能执行，区别于并行进位或超前进位。对行波进位加法/减法器的解读1.行波进位加/减法器 n个1位的全加器(FA)可级联成一个n位 的行波进位加减器2.M为方式控制输入线（控制进行加法，还 是减法运算）：n当M0时,作加法(AB)运算；n当M1时,作减法(AB)运算； 具体地， AB补=A补 +B补 已知B补，通过M=1，得到B补3.电路采用单符号位法的溢出检测逻辑：n当CnCn1时,运算无溢出；n当CnCn1时,运算有溢出,经异或门产生 溢出信号。4. n位行波进位加法器的延迟时间ta的计算n当前位全加和Si必须等低位进位Ci-1来到 后才能进行，加法时间与位数有关。n定义T：单级逻辑电路的单位门延迟n3T:异或门的延迟时间FA逻辑电路和框图1位补码运算的加法减法器1位补码运算的加法减法器FAn加法器开启之后经过3T： 确定了是加运算还是减运算n加法器开启之后经过6T： 每个全加器Ai Bi 的值得到n加法器开启之后经过8T： 通过C0得到了C1的值n最后一次进位完成之后，耗费3T： 完成溢出检测n在整个行波进位的过程中同时得到各Sinn位行波进位加法器的延迟时间ta为：ta3T 3T n2T 3Tn2T9T(2n9)T 从上式可看出，采用行波进位加法器时，位数 越多，延迟时间越长。 也可采用先行进位等方法缩减运算时间。n思考：为什么一套加法器就可以实现加法 、减法运算？n表面上，M位的设置可以实现加减法一体运 算。n本质上是补码的理论支持： 将减法运算转换为加法运算 消除原码中0有两个状态的情形 可实现将符号位当做数据位执行运算