第五章8086的总线操作和时序第一节 概述z一、指令周期总线周期和T状态z 微处理器简单工作过程： z (1) 取出指令 z (2) 分析指令 z (3) 执行指令z1.指令周期执行一条指令所需要的时间。 z2.总线周期指令周期分为一个个总线周期。如 取指周期，存储器读等。 z3.T状态每个总线周期通常包含4个T状态 (T1T4)，每个T状态就是时钟周期。二、学习CPU时序的目的z1.有利于深入了解指令的执行过程。 z2.编程时，适当选用指令，缩短指令 的存储空间和执行时间。 z3.连接时考虑时序配合。 z4.实时控制。第二节 8086 引脚功能z最小模式 zMN/MX接+5Vz最大模式 zMN/MX接地z一、最小模式中引脚定义 zAD15AD0(输入/输出，三态)Address Data Bus地址/数据总线，分时复用。T1传地址，T2T4传数据，DMA方式三态 。 zA19/S6A16/S3(输出，三态)Address/Status地址/状态线，分时复用。T1：地址高4位T2 T4 ：状态线DMA：浮空 zRD(输出，三态) Read读信号，低电平有效，DMA时浮空 zWR(输出，三态) Write写信号，低电平有效，DMA时浮空 zM/IO(输出，三态) Memor/Input and output输入输出和存储器控制信号，低为访问I/O ，高为访问存储器， DMA时浮空。 zALE(输出)Address Latch Enable地址锁存允许信号，高电平有效,把AD0 AD15，A16 A19地址锁存到地址锁存器。 26 zDEN(输出，三态)Data Enable数据允许信号，低电平有效，作为 8286/8287数据收发器的输出允许信号， DMA时三态。 zDT/R(输出，三态)Data Transmit/Receive数据发送/接收控制信号，作为8286/8287 的数据传送方向控制，1 CPU发送 0 接收， DMA时三态 zREADY(输入)Ready准备就绪信号，高电平，由存储器或I/O 端口发来的响应信号，表示已准备好。 zRESET(输入)复位信号，高电平有效。zINTR(输入)Interrupt Request可屏蔽中断请求信号，高电平有效。 zINTA(输出)Interrupt Acknowledge中断响应信号，低电平有效。 zNMI(输入)Non-Maskable Interrupt非屏蔽中断请求信号，边沿触发。 zTEST(输入)测试信号，低电平有效，CPU执行WAIT 指令，检测TEST，为低继续工作，为高 CPU进入空转状态，等待。z HOLD和HLDA z 系统总线的控制权 zHOLD(输入)Hold Request总线请求信号，高电平有效，别的设备 要占用总线，提出。 zHLDA(输出)Hold Acknowledge总线响应信号，高电平有效，CPU一但 测试到HOLD有效，如CPU允许让出总线， 在当前总线周期的T4发出HLDA，让出总线 使用权，置三态。zBHE/S7 z T1：输出BHE信号，表示高8位数据线 AD15AD0上数据有效； z T2T4：输出状态信号S7。 zCLK(输入)Clock z 时钟信号，5MHZ zVcc +5V zGND 电源地1 40 2 39 3 38 4 37 5 36 6 35 7 34 8 33 9 32 10 31 11 30 12 29 13 28 14 27 15 26 16 25 17 24 18 23 19 22 20 21GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCC AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD RQ/GT0(HOLD) RQ/GT1(HLDA) LOCK(WR) S2(M/IO) S1(DT/R) S0(DEN) QS0(ALE) QS1(INTA) TEST READY RESET二、最大模式中引脚定义24 31脚定义如下 ： zS2、S1、S0 z (输出，三态) z Bus Cycle Status总线周期状态信号P.207，表4-2S2S1S0性 能 000中断响 应 001读I/O口010写I/O口011暂停100取指101读存储 器 110写存储 器 111无源zRQ/GT0，RQ/GT1(输入/输出，三态) Request/Grant总线请求信号输入/总线请求允许信号 输出。 zLOCK(输出，三态)总线封锁信号，低电平有效，别的总线 主设备不能获得对系统总线的控制。 zQS1、QS0(输出)Instruction Queue Status指令队列状态信号，高电平有效，指出 CPU中指令队列当前的状态。z 8086最基本的总线周期是CPU与存 储器(或外设)进行通信。 z1.存储器读周期和存储器写周期 z2.输入输出周期 z3.空转周期 z4.中断响应周期 z5.系统复位 z6.CPU进入和退出保持状态的时序第三节 8086典型时序分析z 总线(Bus)传送信息的公共通路。 z 1.总线的分类总线类型：数据总线，地址总线，控制总线，电 源线，地线等。 z (1) 片级总线元件级总线，用于芯片间的互连。 z (2) 系统总线内总线，板级总线，微机总线，用于微机内各种 插件板间的连线。 z (3) 外总线通信总线，用于微机间，微机系统与其它设备间通信 。第四节 总线z2.总线标准标准总线，对总线所用插座尺寸，引脚 数目，引线信号含义，时序作明确统一规 定。 z (1)标准系统总线PC总线，ISA，PCI，S-100，STD z (2)标准外总线IEEE-488，EIA RS-232C，USB。 27