第四章 CMOS电路与逻辑设计lMOS晶体管lMOS的物理结构lCMOS版图与设计规则l基本CMOS逻辑门l基本门版图设计l其他CMOS逻辑结构4.1 MOS的物理结构lIC制造材料lMOS的物理结构l串联nMOS管硅片图形l并联MOS管图形1. IC制造材料集成电路制造所应用到的材料分类分类材料电导率 导体铝、金、钨、铜等105 Scm-1半导体硅、锗、砷化镓、磷化铟等10-2210-14 Scm-1绝缘体SiO2、SiON、Si3N4等10-9102 Scm-1IC制造材料硅l硅是集成电路制造的基础材料。硅集成电路是在称 为园片(wafer)的较大圆形硅薄片上制造的。Wafer的 直径一般100-300mm，厚约0.4-0.7mm。一个规模较大 的硅集成电路每边约10mm，所以一个wafer上可以制 作许许多多个这样的电路l多目标芯片(MPW)l集成电路制造过程中，wafer从抛光的裸表面开始 需要几千个步骤，这一系列步骤中最重要的几个步骤 是用来形成cmos结构所需要的材料层及其图案。其余 大多数步骤是清洗。aafer是分组进行加工的，一批 wafer经过整个工艺线需要几周的时间。IC制造材料金属材料：铝，铬，钛，钼 ，铊，钨等纯金属和合金薄 层在VLSI制造中起着重要作 用，纯金属薄层用于制作与 工作区的连线，器件间互联 线，栅及电容、电感、传输 线的电极等。二氧化硅：用作mos管的栅氧层，是一种很好的电绝 缘材料，能很好的附着在大多数材料上，可以生长或 淀积在硅圆片上。IC制造材料l多晶硅：如果在非晶体SiO2层上淀积硅原子，那 么硅就会结晶，但却找不到与之对应的可以参照的 典型晶体结构。他们形成小的晶体，即为硅晶体的 小区域。这样的材料称为多晶硅。 l多晶硅与单晶硅都是硅原子的集合体且其特性都 随结晶度与杂质原子而改变。非掺杂的多晶硅薄层 实质上是半绝缘的，电阻率为300 cm 。通过不同 杂质的组合，多晶硅的电阻率可被控制在500 0.005 cm 多晶硅被广泛用于电子工业。在MOS及 双极器件中，多晶硅用制作栅极、形成源极与漏极 （双极器件的基区与发射区）的欧姆接触、基本连 线、薄PN结的扩散源、高值电阻等。2. MOS的物理结构金属层加上另一层绝缘层和第二层金属层 侧视图显示叠放顺序 绝缘层将两层金属分隔开，所以他们在电器上不同 每层的图形由顶视图表示nFET结构pFET结构n陷选择区与有源区有源区掩模与 nSELECT掩模 交叉产生n+区FOX:场氧区Active：有源区有源区掩模与 pSELECT掩模 交叉产生p+区金属层与过孔剖面图金属层1与接触区金属层1氧化层1有源区有源选择区金属层1有源接触区可以使用多 个接触来降 低接触电阻金属层1与多晶接触顶视图3. CMOS中的闩锁（Latch up）现象Latch up是cmos存在的一 种寄生电路效应，它会导 致VDD与VSS短路，使芯片 烧毁或至少因系统电源关 闭而停止工作。产生的原 因是VDD与VSS之间产生了 pnpn结构。 图(a)所示CMOS反相器， 其寄生电路包含了一个 NPN型、一个PNP型三极 管和电阻Rw、Rs。 Rw是p陷(p衬底)的电阻 Rs是型衬底的电阻 等效电路如图(b)。Latch upT1由P+N衬P陷构成 ，是PNP型三极管；T2 由N衬 P陷 P+构成 ，是NPP型三极管； 如果有足够大的电流流 入N型衬底而从P陷流出 （即流过Rs）， Rs两端 的电压将可能足够大使 得T1、T2进入线性区而 如同一个小电阻，使VDD 与VSS之间短路而导致电 路故障。 同样的情况也可能发生 在Rw上而造成电路故障 。Latch up减少发生Latch up效应的一般规则：1. 每个衬底要有适当的衬底节点（或陷节点）2. 每个衬底节点应接到传输电源的金属上3. 衬底节点要尽量靠近所接的电源，以减小Rw和Rs的大小 。4. N型器件要靠近VSS，p型器件要靠近VDD。5. 一个N型器件连接到VSS时，其P衬底也要接VSS 。一个P 型器件连接到VDD时，其N衬底也要接VDD 。 最容易发生Latch upLatch up的地方是在输入输出焊接区（的地方是在输入输出焊接区（I/O PadI/O Pad） 结构中，因为那里会有大电流流过。统常结构中，因为那里会有大电流流过。统常I/O PadI/O Pad由专门人员设由专门人员设 计。计。4. 串联nMOS管硅片图形电路图表面视图侧视图串联nMOS管硅片图形5. 并联MOS管图形电路图 表面视图电路图 表面视图并 联 M O S 管 图 形多晶n+/p+金属接触4.2 CMOS版图与设计规则版图设计的作用是确定一组掩模来定义集成电 路。版图设计是运用CAD工具完成的，类似于用一 组彩笔在一张格纸上话许多方框。现代版图设计中，一些电路单元的版图已做好 并存在库中。具体设计电路时，可以改变单元的参 数来适应需求尺寸，计算机自动生成每层的几何图 形。电路有多个单元时，程序会自动排列或连接他 们。设计者只需要对自动生成的版图互动地进行修 改。设计者必须直接把握重要单元的版图设计，尤 其是当版图要小或电路运行速度要快的情况下。版图与设计规则版图(Layout)是集成电路设计者将设计并仿真优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓 扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些 信息来制造掩膜。版图的设计有特定的规则，这些规则是指导版版图的设计有特定的规则，这些规则是指导版 图掩模设计的对几何尺寸的一组规定。图掩模设计的对几何尺寸的一组规定。是集成电路制造厂家根据 自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规 则。设计者只有得到了厂家提供的规则以后，才能开始设计。版 图在设计的过程中要进行定期的检查，避免错误的积累而导致难 以修改。很多集成电路的设计软件都有设计版图的功能， CadenceDesign System就是其中最突出的一种。Cadence提供称之 为Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。版图与设计规则l 集成电路的制造必然受到工艺技术水平的限制， 受到器件物理参数的制约，为了保证器件正确工作 和提高芯片的成品率，要求设计者在版图设计时遵 循一定的设计规则，这些设计规则直接由流片厂家 提供。设计规则（design rule）是版图设计和工艺 之间的接口。 l 设计规则可划分为4种主要类别： -最小宽度 -最小间距 -最小交叠设计规则一组设计规则可能要一组设计规则可能要100100页或更多的文件来说明页或更多的文件来说明，因 此需要相当长的时间去了解。不同的工艺有不同的设计 规则。一些工厂如TSMC（台湾半导体制造公司）为许多 大的公司和资金充足的客户提供服务以实现他们的设计 。由于用户面很广，大多数工厂允客户提交一组比较简大多数工厂允客户提交一组比较简 单的设计规则的设计，这些规则可以很容易地进行缩放单的设计规则的设计，这些规则可以很容易地进行缩放 ，以适应不同的工艺。这样的设计规则称为，以适应不同的工艺。这样的设计规则称为设计规则设计规则 。设计规则依据一个参照量 （单位:微米），所有的 宽度、间距等都写成如下形式：值值 = = mm m是比例因子。设计规则 设计规则隐含地假设了每个掩模最坏的绝对校准低于 0.75，这就保证了两个研磨的相对未校准量低于0.15。 如图所示，设计规则规定： 电路中任何两个区 域的最小间距为2， 以防止由于重叠引 发破坏性短路。多 晶硅必须延伸到作 用区外至少2。 作用区包围接触区 距离至少为1。1. 最小宽度(minWidth)最小宽度指封闭几何图形的内边之间的距离如图所示。在利用 DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于 规则中指定的最小宽度的几何图形，计算机将给出错误提示。最小宽度TSMC_0.3 5m CMOS工艺 中各版图 层的线条 最小宽度对于0.35m 工艺， =0.2m2. 最小间距(minSep)间距指各几何图形外边界之间的距离，如图所示：最小间距TSMC_0.35m CMOS工艺版图各层图形之间的最小间隔3. 最小交叠(minOverlap)交迭有两种形式：a)一几何图形内边界到另一图形的内边界长度(overlap)，如 图(a)b)一几何图形外边界到另一图形的内边界长度(extension)，如 图(b)最小交叠TSMC_0.35m CMOS工艺版图各层图形之间最小交叠4.4 单位晶体管设计单位晶体管：全定制版图设计的起点。单位晶体管是一个 具有规定宽长比（W/L）的晶体管，可以按要求在版图上复制 。一种单位晶体管是运用设计规则设计的最小尺寸MOS管， W=Wmin、L=Lmin。如图。用最小尺寸晶体管理论上可以得到最高的集成度，但不一 定是每个电路的最好选择。LWn+/p+最小尺寸晶体管实际的晶体管有源 区要与金属层连接，需 要增加有源接触。沟道长度不变，但 由于接触孔的存在，沟 道的最小宽度为：W=dW=dc c+2s+2sa-aca-acdc：接触的尺寸 sa-ac：在有源区和有源区接触之间的间距单位晶体管的串联单位晶体管可以进行技术放大LLWLL2W单位晶体管的并联沟道宽度为W异族管子 并行连接，构成的管子 沟道实际宽度为4W。4.4 基本CMOS逻辑门pullup networkpulldown networkVDDVSSoutinputsCMOSCMOS逻辑门结构：逻辑门结构：pMOSnMOS1.CMOS反相器（Inverter）CMOS与非门（NAND gate）CMOS或非门（ NOR gate ）CMOS复合门（AOI/OAI gates）lAOI = and/or/invert; OAI = or/and/invert.lImplement larger functions.lPullup and pulldown networks are compact: smaller area, higher speed than NAND/NOR network equivalents.lAOI312: and 3 inputs, and 1 input (dummy), and 2 inputs; or together these terms; then invert.AOI example1circuitsymbolandorinvertAOI example2异或门和异或非门异或门异或门异或非门异或非门同步RS触发器Pullup/pulldown network designlPullup and pulldown networks are duals.lTo design one gate, first design one network, then compute dual to get other network.lExample: design network which pulls down when output should be 0, then find dual to get pullup network.Dual network construction2. CMOS传输门(TG)nMOS增强型pMOS增强型nMOS的特点：阈值电压VTn大于0，典 型值约0.50.7V。VGSnVTn：导通VGSn VTp：截至nMOS增强型的阈值电压nMOS增强型的阈值电压VDDVTn0Vi(A)NMOS ONNMOS OFFVDD+ VGSn-Vi(A)漏源pMOS增强型的阈值电压pMOS增强型的阈值电压VDDVGSp-VTp0Vi(A)pMOS OFFpMOS ONVDD- VGSp +V