第3章 中规模组合逻辑电 路及应用学习要点：编码器、译码器、数据选择器、加法器等 中规模集成电路的逻辑功能和使用方法 利用数据选择器和译码器进行逻辑设计 的方法分类：3.1 编码器编码：用代码表示特定对象或信号的过程。输出 代码功能二进制编码器 输入2n个信号，输出n位代码二 十进制编码器 10个信号输入，BCD码输出普通编码器 输入间有约束优先编码器 按优先级别高低编码代表09十个数字实现编码操作的电路称为编码器。编码器：3.1.1 二进制编码器3位二进制编码器输入8个互斥的信号 输出3位二进制代码真 值 表逻 辑 表 达 式逻辑图3.1.2 二-十进制编码器8421 BCD码编码器输入10个互斥的数码 输出4位二进制代码真 值 表逻辑表达式逻辑图1、3位二进制优先编码器优先编码器的特点：允许同时输入多个信号，但编码器只对 优先级最高的信号编码，而不理睬低优先级的信号。设I7的优先级别最高，I6次之，依此类推，I0最低。真 值 表3.1.3 优先编码器逻辑表达式逻辑图8 线 -3 线 优 先 编 码 器如果要求输出、输入均为反变量，则只要在图中 的每一个输出端和输入端都加上反相器就可以了 。2、集成3位二进制优先编码器集成3位二进制优先编码器74LS148ST为选通输入端，低电平有效。YS为状态输出端，表示芯片工 作且无编码输入。YS和ST配合可以实现多级编码器之间的优先 级别的控制。YEX也是状态输出端，YEX 0表示芯片工作且有 编码输入； YEX 1表示无编码输入。集成3位二进制优先编码器74LS148的真值表输入：低电平有效输出：低电平有效（反码输出）*集成3位二进制优先编码器74LS148的级联16线-4线优先编码器3、8421 BCD码优先编码器真值表逻辑表达式逻辑图4、集成10线-4线优先编码器本节小结用二进制代码表示特定对象的过程 称为编码；实现编码操作的电路称为 编码器。编码器分二进制编码器和十进制编 码器，各种编码器的工作原理类似， 设计方法也相同。集成二进制编码器 和集成十进制编码器均采用优先编码 方案。译码：编码逆过程，将代码的原意“翻译”出来 ，还原成原特定含义的信息。译码器：完成译码操作的电路。分类：按代码不同分为:二进制译码器 BCD码译码器 显示译码器 驱动显示器件3.2 译码器3.2.1 二进制译码器n位二进制译码器的输入端为n个，输出 端为2n个，且对应于输入代码的每一种状态 ，2n个输出中只有一个为1（或为0），其余 全为0（或为1）。二进制译码器可以译出输入变量的 全部状态，故又称为变量译码器。1、3位二进制译码器真值表输入：3位二进制代码 输出：8个互斥的信号逻辑表达式逻辑图电路特点：与门组成的阵列2、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端， 为译码输出端（低电平 有效），G1、 、 为选通控制端。当G11且 时 ，译码器处于工作状态；当G10或 时，译码器处 于禁止状态。真值表输入：自然二进制码输出：低电平有效3、74LS138的级联二-十进制译码器的输入是十进制数的4 位二进制编码（BCD码），分别用A3、A2、 A1、A0表示；输出的是与10个十进制数字相 对应的10个信号，用Y9Y0表示。由于二-十 进制译码器有4根输入线，10根输出线，所 以又称为4线-10线译码器。3.2.2 二-十进制译码器1、8421 BCD码译码器把二-十进制代码翻译成10个十进制数 字信号的电路，称为二-十进制译码器。真值表逻辑表达式逻辑图将与门换成与非门，则输出为 反变量，即为低电平有效。、集成8421 BCD码 译码器74LS423.2.3 数码显示译码器1、七段半导体数字显示器用来驱动各种显示器件，从而将用二进制代码表示 的数字、文字、符号翻译成人们习惯的形式直观地显示 出来的电路，称为显示译码器。b=c=f=g=1， a=d=e=0时c=d=e=f=g=1， a=b=0时共阴极2、七段显示译码器真值表仅适用于共阴极LED真值表a的卡诺图b的卡诺图c的卡诺图d的卡诺图e的卡诺图f的卡诺图g的卡诺图逻辑表达式逻辑图2、集成显示译码器 74LS48引脚排列图功 能 表辅助端功能*3、数码显示电路的动态灭零(可选)依据:任何函数可展成标准与或式，即部分最小项之和。 译码器是最小项输出器，能产生全部最小项。方法:利用译码器产生对应函数的最小项，将译码器输出相与非（低电平输出）或者相或（高电平输出）即可得到相应的逻辑函数。3.2.4 用译码器实现组合逻辑函数1、用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非-与非形式。2、用二进制译码器实现码制变换（信号变换）十 进 制 码8 4 2 1 码十 进 制 码余 3 码十 进 制 码2 4 2 1 码本节小结把代码状态的特定含义翻译出来的过程称为译 码，实现译码操作的电路称为译码器。实际上译 码器就是把代码转换为信号的电路。译码器分二进制译码器、十进制译码器及字符 显示译码器，各种译码器的工作原理类似，设计 方法也相同。二进制译码器能产生输入变量的全部最小项， 而任一组合逻辑函数总能表示成最小项之和的形 式，所以，由二进制译码器加上或门（或与非门 ）即可实现任何组合逻辑函数。此外，用4线-16 线译码器还可实现BCD码到十进制码的变换。3.3 数据选择器(多路数据开关)定义:从多个数据信号中选择一个数据信号传送到输出端的电路。输入: 2n路数据和n位地址。输出: 1位数据。地址：选择哪个数据的控制信号。A0A1D3 D2 D1 D0W控制信号输入信号输出信号数据选择器类 似一个多路开 关。选择哪一 路信号由相应 的一组控制信 号控制。说明 :1.信号在此单向传输,与模拟开关的双向传输不同.2.被传输的是选中输入的逻辑状态(1或0),不同于模拟开关传送的是物理量(如2.7V等).3.与门是一个最简单的单通道数据选择器.A E并行接法电路复杂,速度快.本节小结在各种数字系统尤其是在计算机中，经 常需要对两个二进制数进行大小判别，然 后根据判别结果转向执行某种操作。用来 完成两个二进制数的大小比较的逻辑电路 称为数值比较器，简称比较器。在数字电 路中，数值比较器的输入是要进行比较的 两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很 容易构成更多位数的数值比较器。数值比 较器的扩展方式有串联和并联两种。一、半加器3.5 加法器能对两个1位二进制数进行相加而求得和及进位的逻辑 电路称为半加器。加数本位 的和向高 位的 进位3.5.1 一位加法器二、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3 个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数， Ci-1：低位 来的进位，Si：本位的和 ， Ci：向高位的进位。全加器的逻辑图和逻辑符号实现多位二进制数相加的电路称为多位加法器。一、串行进位加法器构成构成：把多个一位全加器串联起来，低位全加器的进位输出 连接到相邻的高位全加器的进位输入。特点特点：（1）结构简单；（2）进位信号是由低位向高位逐级传递的，速度不高。3.5.2 多位加法器二、并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加 法器递推公式超前进位发生器超前进位发生器加法器的级连集成二进制4位 超前进位加法器三、中规模集成四位超前进位全加器的应用1、设计组合逻辑电路例如、试设计一个代码转换电路，将BCD码 转换为余3码。Y3Y2Y1Y0=DCBA+0011四位超前进位全加器A3A2A1A0B3B2B1B0CICOS3S2S1S0Y3 Y2 Y1 Y0D C B A 0 0 1 1 02、构成全减器X3X2X1X0-Y3Y2Y1Y0=X3X2X1X0+-Y3Y2Y1Y0补码四位超前进位全加器A3A2A1A0B3B2B1B0CICOS3S2S1S0X3 X2 X1X0T3 T2 T1 T0Y3Y2Y1Y011111D1 0 0 1 0 1 1 11 0 0 1 00 0 1 1 0 1 1 10 1 1 0 03、构成全加/全减器U=0，做加法 Bi=YiU=1，做减法 Bi=Ai=XiCI=UTi=Si四位超前进位全加器A3A2A1A0B3B2B1B0CICOS3S2S1S0X3 X2 X1X0T3 T2 T1 T0Y3Y2Y1Y0=1 =1 =1 =1UD=1本节小结能对两个1位二进制数进行相加而求得和及进位的 逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进 位，即相当于3个1位二进制数的相加，求得和及进 位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照 进位方式的不同，加法器分为串行进位加法器和超 前进位加法器两种。串行进位加法器电路简单、但 速度较慢，超前进位加法器速度较快、但电路复杂 。加法器除用来实现两个二进制数相加外，还可用 来设计代码转换电路、二进制减法器和十进制加法 器等。3.6 用MSI设计组合电路举例1. 一般设计方法：变换 对照比较 设置 2. 具体实现方法：（1）译码器实现；（2）数据选择器实现;（3）加法器实现。 举例：例3-7（P70）例3-8（P71）例3-9（P72）