第三讲一、教学内容：第第5 5章章 VHDLVHDL设计初步设计初步5.1 多路选择器VHDL描述二、学目的及要求：1、通过多个设计实例，初步了解用VHDL表达和设计电路的方法；2、掌握VHDL语言现象和语句规则；三、授课课时：2课时四、教学重点、难点：1、VHDL语句结构；2、顺序语句、并行语句的特点；第第5 5章章 什么是VHDL？Very high speed integrated Hardware Description Language (VHDL) y是IEEE、工业标准硬件描述语言 y用语言的方式而非图形等方式描述硬件电路 x容易修改 x容易保存 y特别适合于设计的电路有： x复杂组合逻辑电路，如： 译码器、编码器、加减法器、多路选择器、地址译码器. x状态机 x等等VHDL的功能和标准z VHDL 描述y输入端口 y输出端口 y电路的行为和功能 zVHDL有过两个标准： yIEEE Std 1076-1987 (called VHDL 1987) yIEEE Std 1076-1993 (called VHDL 1993)为何用VHDL代换图形输入方式？zVHDL语言容易编写； zVHDL语言比图形方式功能更强大； zVHDL 语言的优点：y设备无关性； y相同的代码易于移植到其它公司的EDA器件中； 说明：本章通过数个简单、完整而典型的 VHDL设计实例，了解VHDL语言现象和语 言规则。【例5-1】 ENTITY mux21a ISPORT( a, b : IN BIT ; s : IN BIT;y : OUT BIT ) ; END ENTITY mux21a ;ARCHITECTURE one OF mux21a ISBEGINy ;USE ALL ; 4. 上升沿检测表达式和信号属性函数EVENT关键词EVENT是信号属性，VHDL通过以下表式来测定某 信号的跳变边沿：EVENT若信号发生跳变，如：由1到0，或由0到 1，或由Z到0，则表达式的值为TRUE，否则为 FALSE。上升沿检测：clkEVENT AND clk1下降沿检测：clkEVENT AND clk05. 不完整条件语句与时序电路【例5-9】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ; BEGINPROCESS (CLK)BEGINIF CLKEVENT AND CLK = 1 THEN Q1 b1 THEN q1 b1 THEN q1 IS When = ; . ; ； When = ; . ; ； . END CASE ；2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR3. 并置操作符 以下是一些并置操作示例：SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;. a so so so so NULL ;END CASE;END PROCESS; END ARCHITECTURE fh1 ;【例5-22】 -半加器描述(3) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder ; ARCHITECTURE fh1 OF h_adder isSIGNAL abc,cso : STD_LOGIC_VECTOR(1 DOWNTO 0 );BEGINabc cso cso cso csoain，b=bin，co=d，so=e); u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum);u3 : or2a PORT MAP(a=d， b=f， c=cout);END ARCHITECTURE fd1;元件定义 语句（例 化）注意方向：元件引脚指 向外部端口。前一个是 指本元件的引脚连接符5.3.2 全加器描述和例化语句元件例化语句由两部分组成，第一部分是对一个现成的设计实体定义 为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表 达式如下所示：COMPONENT 元件名 IS PORT (端口名表) ；END COMPONENT 文件名 ；元件例化语句的第二部分则是此元件与当前设计实体(顶层文件)中元 件间及端口的连接说明。语句的表达式如下：例化名 : 元件名 PORT MAP( 端口名 = 连接端口名,.);VHDL编译与仿真1、文件存盘：以当前文件中的实体名作为主名、扩展名为.VHD的文件名 存盘。 2、选择主菜单的FileProjectset project to current file ，以当前文件 作为工程文件。 3、选择器件。 4、编译。 5、打开波形编辑窗口，并编辑测试波形文件。 6、波形文件存盘（注意：必须以VHDL文件的主名为波形文件的主名，波 形文件的扩展名为.scf。 7、仿真。 8、如有必要，将当前器件进行包装成一个器件，以备其它程序调用。作业：P128 5-6实验二：简单组合电路和时序电路设计P128 5-1 5-2实验三：七段数码显示译码器设计P165 6-2