第 六 章第六章 异步时序逻辑电路异步时序逻辑电路本章知识要点： 异步时序电路的特点与类型; 脉冲异步时序逻辑电路的分析与设计 ; 电平异步时序逻辑电路的分析与设计.重点讨论电平异步时序逻辑电路。 第六章 异步时序逻辑电路在同步时序逻辑电路中，各触发器的时钟控制端 与统一的时钟脉冲(简称CP)相连接，仅当时钟脉冲作 用时，电路状态才能发生变化。 第六章 异步时序逻辑电路异步时序逻辑电路中没有统一的时钟脉冲信号， 电路状态的改变是外部输入信号变化直接作用的结果 。根据电路结构和输入信号形式的不同，异步时序 逻辑电路可分为脉冲异步时序逻辑电路和电平异步时 序逻辑电路两种类型。两类电路均有Mealy型和Moore型两种结构模型。 6.1.1 概 述 一结 构脉冲异步时序电路的一般结构如下图所示。图中，存储电 路可由时钟控制触 发器或非时钟控制 触发器组成。 6.1 脉冲异步时序逻辑电路第六章 异步时序逻辑电路二. 输入信号的形式与约束1.输入信号为脉冲信号; 2.输入脉冲的宽度必须保证触发器可靠翻转;3.输入脉冲的间隔必须保证前一个脉冲引起的电路响 应完全结束后，后一个脉冲才能到来;4.不允许两个或两个以上输入端同时出现脉冲。 理由:因为客观上两个或两个以上脉冲是不可能准确地 “同时”的，在没有时钟脉冲同步的情况下，由不可预知的 时间延迟造成的微小时差可能导致电路产生错误的状态转 移。第六章 异步时序逻辑电路为什么？为什么？由于不允许两个或两个以上输入端同时出现脉冲,并且 输入端无脉冲出现时，电路状态不会发生变化。因此，对n 个输入端的电路，其一位输入只允许出现n+1种取值组合， 其中有效输入种取值组合为n种。 第六章 异步时序逻辑电路即：对n个输入的电路，只需考虑各自单独出现脉冲的 n种情况，而不像同步时序逻辑电路中那样需要考虑2n种情 况。例如:假定电路有x1、x2和x3共3个输入，并用取值1表 示有脉冲出现，则一位输入允许的输入取值组合只有000、 001、010、100共4种，其中有效输入取值组合只有后面3种 情况。三. 输出信号的形式脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可 以是电平信号。 第六章 异步时序逻辑电路若电路结构为Mealy型，则输出一般为脉冲信号。因为输出不仅是状态变量的函数，而且是输入的函数， 而输入为脉冲信号，所以，输出一般是脉冲信号。 若电路结构为Moore型，则输出一般是电平信号。 因为输出仅仅是状态变量的函数，所以，输出值被定义 在两个间隔不定的输入脉冲之间，即由两个输入脉冲之间的 状态决定。为什么？为什么？6.1.2 脉冲异步时序逻辑电路的分析 一.分析方法与步骤 注意两点： 第六章 异步时序逻辑电路1. 分析方法 分析方法与同步时序逻辑电路大致相同。分析过程中同样 采用状态表、状态图、时间图等作为工具。 当存储元件采用时钟控制触发器时，对触发器的时钟控 制端应作为激励函数处理。仅当时钟端有脉冲作用时，才根据触发器的输入确定状态 转移方向，否则，触发器状态不变。 根据对输入的约束，分析时可以排除两个或两个以上输 入端同时出现脉冲以及输入端无脉冲出现情况。据此，可使状态图和状态表简化。(4)用文字描述电路的逻辑功能。（必要时画出时间图）2. 分析步骤(1)写出电路的输出函数和激励函数表达式；(2)列出电路次态真值表或次态方程组；(3)作出状态表和状态图；第六章 异步时序逻辑电路二. 分析举例 例1 分析下图所示脉冲异步时序逻辑电路，指 出该电路功能。第六章 异步时序逻辑电路 写出输出函数和激励函数表达式Z = xy2y1J2 = K2 =1 ； C2 = y1J1 = K1 =1 ； C1 = x解: 该电路由两个J-K 触发器和一个与门组成， 有一个输入端x和一个输 出端Z，输出是输入和状 态的函数，属于Mealy型 脉冲异步时序电路。第六章 异步时序逻辑电路 列出电路次态真值表 J-K触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在 触发器时钟端 C1、C2何时有负跳变产生，在次态真值表中用“”表示下 跳。仅当时钟端有“” 出现时，相应触发器状态才能发生变化，否则状 态不变。根据激励函数（J2=K2=1；C2=y1；J1=K1=1；C1=x）和JK触发器功能表 ，可列出该电路的次态真值表如下表所示。第六章 异步时序逻辑电路输入现态激励函数次态xy2y1J2K2C2J1K1C1y2n+1y1n+11 1 1 10 0 0 1 1 0 1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0J KQn+1 0 0 0 1 1 0 1 1Q01作出状态表和状态图根据次态真值表和输出函数表达式（Z = xy2y1），可作 出该电路的状态表和状态图如下。第六章 异步时序逻辑电路现态 y2y1次态y2n+1y1n+1 / 输出Zx=1 00 01 10 110 1 / 0 1 0 / 0 1 1 / 0 0 0 / 1画出时间图并说明电路逻辑功能。为了进一步描述该电路在输入脉冲作用下的状态和输出 变化过程，可根据状态表或状态图画出该电路的时间图如下 图所示。 由状态图和时间图可知，该电路是一个模4加1计数器， 当收到第四个输入脉冲时，电路产生一个进位输出脉冲。动画演示第六章 异步时序逻辑电路例2 分析下图所示脉冲异步时序逻辑电路。 第六章 异步时序逻辑电路解：该电路的存储电 路部分由两个与非门构 成的基本R-S触发器组成 。电路有三个输入端 x1 、x2和x3，一个输出端Z ，输出Z是状态变量的函 数，属于Moore型脉冲异 步时序电路。 写出输出函数和激励函数表达式第六章 异步时序逻辑电路列出电路次态真值表根据激励函数表达式和R-S触发器 的功能表，可列出次态真值表如下。R SQn+10 0 d 0 1 01 0 11 1 Q第六章 异步时序逻辑电路输入 x1x2x3现态 y2y1激励函数 R2S2R1S1次态 y2n+1y1n+1 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 10 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 11 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 1 0 1 0 1 1 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 1 11 0 1 0 1 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 1 作出状态表和状态图根据次态真值表和电路输出函数表达式，可作出该电路 的状态表如下表所示，状态图如下图所示。 动画演示第六章 异步时序逻辑电路现态 y2y1次态y2n+1y1n+1输出 Zx1x2x3 00 01 10 1110 10 10 1000 00 11 0000 00 00 010 1 0 0 画出时间图并说明电路功能假定输入端x1、x2、x3出现脉冲的顺序依次为“x1x2x1 x3x1x2x3x1x3x2”，根据状态表或状态图可作 出时间图如图所示。图中，假定电路状态转换发生在输入脉冲作用结束时，因此，转换 时刻与脉冲后沿对齐。 由状态图和时间图可知，该电路当3个输入端按x1、x2、x3的顺序依 次出现脉冲时，产生一个“1”输出信号，其他情况下输出为“0”。因此， 该电路是一个 “x1x2x3” 序列检测器。第六章 异步时序逻辑电路一. 方法与步骤方法: 设计方法与同步时序逻辑电路设计大致相同， 主要应注意两个问题。由于不允许两个或两个以上输入端同时为1（用1表示 有脉冲出现），设计时可以作如下处理： 当有多个输入信号时，只需考虑多个输入信号中仅一 个为1的情况； 在确定激励函数和输出函数时，可将两个或两个以上 输入同时为1的情况作为无关条件处理。当存储电路采用带时钟控制端的触发器时，触发器的 时钟端应作为激励函数处理。设计时通过对触发器的时钟端 和输入端综合处理，有利于函数简化。 6.1.3 脉冲异步时序逻辑电路的设计 第六章 异步时序逻辑电路设计脉冲异步时序逻 辑电路时，4种常用时钟 控制触发器，可采用如 右所示的激励表。 从表中可知，当触 发器状态保持不变时, 有两种不同的处理方法 ：可以令CP为d，输入 端取相应值；也可以令 CP为0，输入端取任意 值。 第六章 异步时序逻辑电路QQn+1CP D0 0d 0 0 d 0 11 1 1 01 01 1d 1 0 dQQn+1CP T0 0d 0 0 d 0 11 1 1 01 11 1d 0 0 dQQn+1CP J K0 0d 0 d 0 d d 0 11 1 d 1 01 d 11 1d d 0 0 d dQQn+1CP R S0 0d d 0 0 d d 0 11 0 1 1 01 1 01 1d 0 d 0 d d 步骤设计过程与同步时序电路相同，具体如下：形成原始状态图 状态化简 状态编码 画逻辑电路图 确定激励函数 和输出函数第六章 异步时序逻辑电路二. 设计举例 例1 用T触发器作为存储元件，设计一个异步模8加1计 数器，电路对输入端x出现的脉冲进行计数，当收到第八个 脉冲时，输出端Z产生一个进位输出脉冲。 解:由题意可知，该电路模型为Mealy型。由于状态数目和 状态转换关系非常清楚，可直接作出二进制状态图和状态表。 作出状态图和状态表设电路初始状态为“000”，状态变量用y3、y2、y1表示，可 作出二进制状态图如下。第六章 异步时序逻辑电路0001000010100111011101111/01/1x/Z1/01/01/01/01/01/0相应二进制状态表为第六章 异步时序逻辑电路现 态 y3y2y1次态y3n+1y2n+1y1n+1 /输出Zx = 10 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 10 0 1 / 0 0 1 0 / 0 0 1 1 / 0 1 0 0 / 0 1 0 1 / 0 1 1 0 / 0 1 1 1 / 0 0 0 0 / 1 确定激励函数和输出函数假定状态不变时，令相应触发器的时钟端为0，输入端T 任意；而状态需要改变时，令相应触发器的时钟端为1(有脉 冲出现)，T端为1。根据状态表，可得到x为1时的激励函数和输出函数真值表 如下。 第六章 异步时序逻辑电路输入脉冲 x现态 y3y2y1次态 y3n+1y2n+1y1n+1激励函数 C3T3C2T2C1T1输出 Z1 1 1 1 1 1 1 10 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 10 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 00 d 0 d 1 1 0 d 1 1 1 1 0 d 0 d 1 1 1 1 1 1 1 1 0 d 0 d 1 1 0 d 1 1 1 1 0 d 0 d 1 1 1 1 1 1 1 10 0 0 0 0 0 0 1根据激励函数和输出函数真值表，并考虑到x为0时(无脉 冲输入, 电路状态不变) ，可令各触发器时钟端为0，输入端