项目四 计数分频电路设计与装调 专题1 二进制计数器 专题2 十进制计数器 专题3 任意进制计数器 专题4 寄存器和移位寄存器 任务1 二十四进制计数器的仿真与测试 任务2 二十四进制计数器的制作与测试本项目就是通过对给定十进制同步计数器CD4518功能表的 分析，结合计数分频电路的学习，设计、制作与调试24进制计数 器电路。项目电路的功能是对输入脉冲的个数进行递增计数，将 计数器D4518输出的二进制代码输入到由74LS48和数码管组成 的译码显示电路，并通过译码显示电路将所计的脉冲数显示出来 。项目中专题部分详细的介绍了计数器的工作原理和时序电路 的分析方法，集成计数器的工作原理及计数器的电路设计，寄存 器的工作原理和功能应用。大家在学习过程中要重点把握两点：一是要能够熟练应用时 序电路分析方法判断进制时序电路的逻辑功能；二是要能够根据 集成计数器的功能表熟练设计不同进制计数器。专题1 二进制计数器 4.1.1时序电路分析方法 1确定电路时钟脉冲触发方式，写时钟方程 时序电路可分为同步和异步电路。同步时序电路中各触发器的 时钟端均与总时钟端相连，即CP1=CP2=CP，这样在分析电路 时每一个触发器所受的时钟控制是相同的。异步时序电路中各触发 器的时钟端不是完全相同的，故在分析电路时需要分别考虑，以确 定各触发器的翻转条件。 2列方程组：驱动方程 、次态方程、输出方程 驱动方程即为各触发器输入信号的逻辑表达式，它们决定着触 发器次态方程，驱动方程必须根据逻辑图的连线得出。次态方程也 称状态方程，它表示了触发器次态和现态之间的关系，它是将各触 发器驱动方程代入特性方程而得到的。若电路有外部输出，如计数 器的进位输出等，可写出电路的输出方程。 3列状态转换表、画状态转换图、时序图 状态转换表是将电路所有现态依次列举出来，再分别代入状态 方程中求出相应的次态并列成表。状态转换图是将状态转换表变成 了图形的形式，时序图即为该电路的波形图。 4分析电路逻辑功能，判断是否具有自启动功能 以上归纳的只是一般的分析方法，在分析每个具体的电路时不一定 都需要按上述步骤按部就班地进行。例如对于一些简单的电路，有 时可以直接列出状态转换表并得到状态转换图。 此外，在分析异步时序逻辑电路时，原则上仍然可以按上述步骤进 行。不过由于异步时序逻辑电路中的触发器不是共用同一个时钟信 号，所以每次电路状态发生转换时，不一定每一个触发器都有时钟 （触发）信号到达，而且加到不同触发器上的时钟信号在时间上也 可能有先有后。而只有在时钟信号到达时，触发器才会按照状态方 程决定的次态翻转，否则触发器的状态将保持不变。因此，在每次 电路状态转换时，必须首先确定每一个触发器是否会有时钟信号到 达以及到达的时间，然后才能按状态方程确定它的次态。显然，异 步时序逻辑电路的分析要比同步时序逻辑电路的分析更复杂一些。 【例4.1】 判断下图的电路功能。 （1）写出时钟方程 CP0=CP1=CP2=CP （2）写出驱动方程 J0=Q2，K0=Q2 ;J1=Q0,K1=Q0 ; J2=Q1Q0,K2=Q2 （3）写出次态方程 Q0n+1 =Q2Q0+Q2Q0; Q1n+1 =Q1Q0+Q1Q0 ;Q2n+1 =Q2Q1Q0 （4）列出状态转换表 （5）画出状态转换图 （6）归纳逻辑功能 该电路是一个 同步5进制加法计数器 ， 具有 自启动功能。状态转换表 CPQ2 Q1 Q0Q2n+1 Q1n+1 Q0n+110 0 00 0 1 20 0 10 1 0 30 1 00 1 1 40 1 11 0 0 51 0 00 0 0 11 0 10 1 1 11 1 00 1 011 1 10 0 1状态转换图 00 000 111 101 010 010 101 111 04.1.2异步二进制计数器 计数器：用以统计输入时钟脉冲CP个数的电路。 计数器的分类： 1按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路称作二进制 计数器。 十进制计数器：按十进制数运算规律进行计数的电路称作十进制 计数器。 任意进制计数器：二进制计数器和十进制计数器之外的其它进制 计数器统称为任意进制计数器。二进制计数器是结构最简单的计数器，但应用很广。 2按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法 计数器。 减法计数器：随着计数脉冲的输入作递减计数的电路称作减法 计数器。 加/减计数器：在加/减控制信号作用下，可递增计数，也可递减 计数的电路，称作加/减计数器，又称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发控制下循环进行 特殊跳转，状态转换图中构成封闭的计数环。 3按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上 ，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状 态更新有先有后的计数器，称作异步计数器。 同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端 ，使应翻转的触发器同时翻转的计数器，称作同步计数器。 异步计数器的计数脉冲没有加到所有触发器的CP端。 当计数脉冲到来时，各触发器的翻转时刻不同。分析时，要特 别注意各触发器翻转所对应的有效时钟条件。 异步二进制计数器是计数器中最基本最简单的电路，它一般由 接成计数型的触发器连接而成，计数脉冲加到最低位触发器的CP 端，低位触发器的输出Q作为相邻高位触发器的时钟脉冲。 1异步二进制加法计数器 必须满足二进制加法原则：逢二进一（1+1=10，即Q由10 时有进位。） 组成二进制加法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（即用T触发 器）； 当低位触发器由1变为0时，应输出一个进位信号加到相邻 高位触发器的计数输入端。 （1）JK触发器构成的3位异步二进制加法计数器（用CP脉冲下降 沿触发） 电路组成 3位异步二进制加法计数器 工作原理 计数器的状态转换表 3位二进制加法计数器状态转换表 CP顺序Q2 Q1 Q0等效十进制数00 0 0010 0 1120 1 0230 1 1341 0 0451 0 1561 1 0671 1 1780 0 00 时序图 3位二进制加法计数器的时序图 状态转换图 3位二进制加法计数器的状态转换图 圆圈内表示圆圈内表示Q Q2 2Q Q1 1Q Q0 0的状的状 态态用箭头表示用箭头表示 状态转换的状态转换的 方向方向 结论如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数 器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制 加法计数器或称为模8加法计数器。 如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1 输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除 具有计数功能外，还具有分频的功能。 （2）由D触发器构成的3位异步二进制加法计数器（用CP脉冲上升沿触发）由D触发器构成的3位异步二进制加法计数器 (a) 电路图 （b）时序图2异步二进制减法计数器 必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位， 即10-11。组成二进制减法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）； 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发 器的计数输入端。 JK触发器组成的3位异步二进制减法计数器（用CP脉冲下降沿触发）。3位异步二进制减法计数器 (a)逻辑图 ( b)时序图3位二进制减法计数器状态表 CP顺序Q2 Q1 Q0等效十进制数00 0 0011 1 1721 1 0631 0 1541 0 0450 1 1360 1 0270 0 1180 0 003位异步二进制减法计数器的状态转换图 圆圈内表示圆圈内表示Q Q2 2Q Q1 1Q Q0 0的状的状 态态 用箭头表示用箭头表示 状态转换的状态转换的 方向方向异步二进制计数器的构成方法可以归纳为： N位异步二进制计数器由N个计数型（T）触发器组成。 若采用下降沿触发的触发器 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 若采用上升沿触发的触发器 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。 异步计数器的特点： 异步计数器的最大优点是电路结构简单。其主要缺点是：由于 各触发器翻转时存在延迟时间，级数越多，延迟时间越长，因此计 数速度慢；同时由于延迟时间在有效状态转换过程中会出现过渡状 态造成逻辑错误。 基于上述原因，在高速的数字系统中，大都采用同步计数器。 5.2.2 同步二进制计数器 同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。 1同步二进制加法计数器 （1）设计思想： 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一 个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端，可将触发器接成T触发器。 当低位不向高位进位时，令高位触发器的T0，触发器状态保 持不变； 当低位向高位进位时，令高位触发器的T=1，触发器翻转，计 数加1。 （2）当低位全1时再加1，则低位向高位进位。 1110 111100 11111000 1111110000 可得到T的表达式为： T0=J0=K0=1T1=J1=K1= Q0 T2=J2=K2= Q1Q0T3=J3=K3= Q2Q1Q04位二进制加法计数器的状态转换表CP顺序Q3 Q2 Q1 Q0 00 0 0 0 10 0 0 1 20 0 1 0 30 0 1 1 40 1 0 0 50 1 0 1 60 1 1 0 70 1 1 1 81