EDA技术实用教程,第5章 VHDL设计进阶,5.1.1 常数,使程序更容易阅读和修改,5.1 数 据 对 象,5.1.2 变量,主要作用：在进程中作为临时数据存储单元，立即赋值，不存在延时行为。,5.1 数 据 对 象,5.1.3 信号,作用：作为模块间的信息交流通道，可以容纳当前值，也可以保留历史值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.1 数 据 对 象,5.1.4 进程中的信号赋值与变量赋值,5.2 VHDL设计实例及其语法内涵,5.2.1 含同步并行预置功能的8位移位寄存器设计,5.2 VHDL设计实例及其语法内涵,5.2.1 含同步并行预置功能的8位移位寄存器设计,5.2 VHDL设计实例及其语法内涵,5.2.2 移位模式可控的8位移位寄存器设计,接下页,5.2 VHDL设计实例及其语法内涵,接上页,5.2 VHDL设计实例及其语法内涵,5.2.2 移位模式可控的8位移位寄存器设计,5.2.3 位矢中1码个数统计电路设计,5.2 VHDL设计实例及其语法内涵,5.2.3 位矢中1码个数统计电路设计,5.2 VHDL设计实例及其语法内涵,5.2.3 位矢中1码个数统计电路设计,LOOP语句的常用表达方式有两种：,（1）单个LOOP语句,（2）FOR_LOOP语句,5.2 VHDL设计实例及其语法内涵,5.2.3 位矢中1码个数统计电路设计,5.2 VHDL设计实例及其语法内涵,5.2.4 三态门设计,5.2 VHDL设计实例及其语法内涵,5.2.4 三态门设计,5.2 VHDL设计实例及其语法内涵,5.2.5 双向端口的设计方法,5.2 VHDL设计实例及其语法内涵,5.2.5 双向端口的设计方法,5.2 VHDL设计实例及其语法内涵,5.2.5 双向端口的设计方法,5.2 VHDL设计实例及其语法内涵,5.2.5 双向端口的设计方法,5.2 VHDL设计实例及其语法内涵,5.2.5 双向端口的设计方法,5.2 VHDL设计实例及其语法内涵,5.2.5 双向端口的设计方法,5.2.6 三态总线电路设计,5.2 VHDL设计实例及其语法内涵,5.2.6 三态总线电路设计,5.2 VHDL设计实例及其语法内涵,5.2.6 三态总线电路设计,5.2 VHDL设计实例及其语法内涵,5.2.7 双边沿触发时序电路设计讨论,5.3 顺序语句归纳,5.3.1 进程语句格式,5.3 顺序语句归纳,5.3.2 进程结构组成,5.3 顺序语句归纳,5.3.3 进程要点,1. PROCESS为一无限循环语句,2. 进程中的顺序语句具有明显的顺序和并行双重性,5.3 顺序语句归纳,5.3.3 进程要点,3. 进程语句本身是并行语句,5.3 顺序语句归纳,5.3.3 进程要点,4. 信号可以是多个进程间的通信线,5. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑,5.4 并行赋值语句讨论,5.5 IF语句概述,5.5 IF语句概述,5.5 IF语句概述,5.5 IF语句概述,5.6 半整数与奇数分频电路设计,5.6 半整数与奇数分频电路设计,接下页,5.6 半整数与奇数分频电路设计,接上页,5.6 半整数与奇数分频电路设计,5.7 仿 真 延 时,5.7.1 固有延时,5.7 仿 真 延 时,5.7.2 传输延时,5.7.3 仿真 ,5.8 VHDL的RTL表述,5.8.1 行为描述,5.8 VHDL的RTL表述,5.8.1 行为描述,5.8 VHDL的RTL表述,5.8.2 数据流描述,5.8.3 结构描述,结构描述建模步骤如下： 元件说明：描述局部接口。 元件例化：相对于其他元件放置元件。 元件配置：指定元件所用的设计实体。,习 题,5-1 什么是固有延时？什么是惯性延时？ 5-2 是什么？在VHDL中，有什么用处？ 5-3 哪些情况下需要用到程序包STD_LOGIC_UNSIGNED？试举一例。 5-4 说明信号和变量的功能特点，以及应用上的异同点。 5-5 什么是重载函数？重载算符有何用处？如何调用重载算符函数？ 5-6 在VHDL设计中，给时序电路清零（复位）有两种不同方法，它们是什么，如何实现？ 5-7 用循环语句设计一个7人投票表决器，及一个4位4输入最大数值检测电路。 5-8 从不完整的条件语句产生时序模块的原理看，例5-7和例5-10从表面上看都包含不完整条件语句，试说明，为什么它们的综合结果都是组合电路。 5-9 设计一个求补码的程序，输入数据是一个有符号的8位二进制数。,习 题,5-10 设计一个比较电路，当输入的8421BCD码大于5时输出1，否则输出0。 5-11 用原理图或VHDL输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。 5-12 基于原理图输入方式，用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。 5-13 设计8位左移移位寄存器，给出时序仿真波形。 5-14 将例5-15中的四个IF语句分别用四个并列进程语句表达出来。,实验与设计,5-1 半整数与奇数分频器设计 （1）实验目的： （2）实验内容1： （3）实验内容2： （4）实验内容3： （5）实验内容4 ：,实验与设计,5-2 简易分频器设计 （1）实验目的： （2）实验内容1： （3）实验内容2： （4）实验内容3： 5E+系统演示示例：/KX_7C5EE+/EXPERIMENTs/EXP30_FDIV。,实验与设计,5-3 VGA彩条信号显示控制电路设计 （1）实验目的： （2）实验原理：,实验与设计,实验与设计,实验与设计,接下页,实验与设计,接上页,接下页,实验与设计,接上页,接下页,实验与设计,接上页,接下页,实验与设计,接上页,实验与设计,(3) 实验内容1：演示示例： /KX_7C5EE+/EXPERIMENTs/EXP11_VGA_COLOR_SQUR/，和/EXP11_VGA_COLOR_LINE/。 (4) 实验内容2： (5) 实验内容3： (6) 实验内容4：,实验与设计,5-4 基于时序电路的移位相加型8位硬件乘法器设计 （1）实验原理： （2）实验任务1： （3）实验任务2： （4）实验任务4： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。,实验与设计,5-4 基于时序电路的移位相加型8位硬件乘法器设计 （1）实验原理： （2）实验任务1： （3）实验任务2： （4）实验任务4： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。,实验与设计,5-4 基于时序电路的移位相加型8位硬件乘法器设计 （1）实验原理： （2）实验任务1： （3）实验任务2： （4）实验任务4： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。,实验与设计,5-5 移位寄存器设计 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP39_SHIFTER/ 。,5-6 串/并转换数码静态显示控制电路设计 （1）实验原理： （2）实验任务1：（3）实验任务2：,实验与设计,5-7 并/串转换扩展输入口电路设计 实验任务：仅使用FPGA的2到3个I/O口，通过数个74LS165或4021扩展输入口。 此类电路在单片机开发中也常用，但是由于单片机本身的速度不高，再加上并/串转换，每一个通过转换后的输入口的实际速度已经非常低，适用范围较小。如无法用于读取较高速度ADC的数据等。如果用FPGA来控制，则仍能获得较高速度，从而提高了此类扩展电路的实用价值。 通常，74LS165的速度约25MHz左右，如果只扩展一片，对于FPGA的控制电路，可用足其上限频率，每一个位的速度可以达到3MHz。,