用VHDL结构描述设计一全减器，全减器可由两个 半减器和一个或门组成。,例：,首先用VHDL的行为描述设计半减器：,ENTITY halfsub IS PORT(A,B:IN BIT; T,C:OUT BIT); END halfsub;,PROCESS(A,B) BEGIN T= A XOR B AFTER 10 ns; C = (NOT A) AND B AFTER 10 ns; END PROCESS;,下面再将或门的VHDL程序描述如下：,ARCHITECTURE orgate_arc OF orgate IS BEGIN O1= A1 OR B1; END orgate_arc;,下面将两个半减器，一个或门的端口，通过定义一 些中间信号将其连接起来形成VHDL的结构描述。,ENTITY orgate IS PORT(A1,B1:IN BIT; O1:OUT BIT); END orgate;,在下面举的全减器例子里可以看到定义了中间信号 temp_T,temp_c1和temp_c2,ENTITY fullsub IS PORT(I1,I2,C_IN:IN BIT; FT,C_OUT:OUT BIT); END fullsub;,ARCHITECTURE fullsub_arc OF fullsub IS SIGNAL temp_T,temp_c1,temp_c2:BIT;,COMPONENT halfsub PORT(A,B:IN BIT; T,C:OUT BIT); END COMPONENT;,COMPONENT orgate PORT(A1,B1:IN BIT; O1:OUT BIT); END COMPONENT;,图中虚线框各元件之间 的连线命名。temp_T将第一 个半减器的差位输出连到第 二个半减器的输入端。信号 temp_c1将第一个半减器的借 位输出连至“或”门的一个输入 端，信号temp_c2将第二个半 减器的借位输出连至“或”门的 另一个输入端。 用三个元件调用语句定义这三个连接关系。,BEGIN U0:halfsub PORT MAP(I1,I2,temp_T,temp_c1);,U1:halfsub PORT MAP(temp_T,C_IN,FT,temp_c2);,U2:orgate PORT MAP(temp_c1,temp_c2,C_OUT);,END fullsub_arc;,