为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划eda,计数器实验报告实验一模4计数器以及软硬件熟悉掌握一、实验目的熟悉掌握软硬件平台，并且用逻辑图设计模4计数器。二、实验内容1参照逻辑图设计模4计数器。三、实验方法1）实验方法：采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是AlteraEPF10K20TI144_4的FPGA试验箱。2）实验步骤：1、建立新工程。打开QuartusII软件平台，点击File中得NewPeojectWizar的建立一个工程，为此工程建议一个目录文件，并为此工程及文件命名，命名的名字须与实体名一致。2、按照实验箱上FPGA的芯片名更改编程芯片的设置。操作是点击Assign/Device,选取芯片的类型，本次采用AlteraEPF10K20TI144_4。3，为此次工程选取合适的EDA工具以及采用的合适VHDL语言。本次实验采用DesignCompiler,ModelSim_Altrea,和Custom，分别采用EDIF形式，VHDL形式，和VHDL形式4.编写源代码。点击File中的New，选择弹出选项框内的DesignFile下的VHDLFile,创建一个vhd格式文件，并输入编写的源代码。4、编译与调试。确定源代码文件为当前工程文件，在保存后，点击Processing下的StartCompilation进行文件全编译。编译结果有错误或警告，则将要调试修改直至文件编译成功。5、时序仿真。选着在编译成功弹出的文件框CompilationReport_FlowSummary。于框内选择AnalyzerTiming文件下的summary，可看到时序仿真结果。4、波形仿真及验证。在编译成功后，点击File中的New，选择弹出选项框内的Verification/DeguggingFiles下的VertorWaveformFile开始设计波形。于波形框鼠标反键，点击“inse(转载于:写论文网:eda,计数器实验报告)rtthenode”,于弹出框内点击NodeFinder,按照程序所述插入enable，detain，dataout三个节点。任意设置enable，detain的输入波形点击保存按钮保存，之后选择Processing下的StartCompilatio进行一次全编译，带编译成功后，点击图样按键，进行波形仿真。6、FPGA芯片编程及验证。点击Assignment中的pins进行节点设置，接着使用Processing下的StartCompilation编译一次。再点击TOOLS选择Programmer,之后在Hrardware中选择正确的合适的硬件，点击Start，进行下载。使用FPGA实验箱进行验证。7,设计逻辑图时，在quartusii界面的左上角小窗口切换至Files界面小窗口，反击刚才生成的vhd文件，点击Createsymbolfilesforcurrentfile，将会生成新的一个逻辑单元。或者使用逻辑图设计反法:8，在File下点击New中的BlockDiagram选项，进入逻辑图设计界面，在界面窗口反击，选择symbol，进行逻辑单元的选择，之后并为起命名，最后进行逻辑单元的连线。并编译，仿真。四、实验过程1、编译过程逻辑图：模4计数器：b)结果分析及结论在编译，调试过程很容易出现头文件为定义错误，应注意工程及文件命名，命名的名字最好与实体名一致，注意逻辑单元的摆放和连接；2、波形仿真波形仿真波形图1）功能仿真：2）时序仿真：c)结果分析及结论波形仿真应注意波的时间周期最好不要太短，最好是一般芯片的运行周期的倍数。功能仿真需要制定功能网格。3、时序分析a)时序分析过程在QuartusII的第一次对源代码全编译StartCompilatio时即可完成。b)时序分析图4、Programming芯片编程a)芯片编程过程点击Assignment中的pins进行节点设置，接着使用Processing下的实验二两位十六进制计数器一、实验目的1、继续熟悉Quartus环境2、熟练掌握VHDL语言设计流程3、了解Verilog语言的基本使用4、熟悉DE2开发板上的时钟信号就LED显示器的使用二、实验任务1、完成第三章最后的实例，用7段数码管显示两位16进制数，clk输入用FPGA上的50M信号2、用VerilogHDL实现SW输入4位二进制数，用7段数码管按十进制显示输出同时用LED灯显示三、实验步骤1、用VHDL实现两位16进制计数器新建VHDL源文件，命名为，设计实现一位16进制计数器，其代码如图2-1所示。图2-1图2-2新建VHDL源文件，命名为vhdl2s，设计实现七段数码管译码器，其代码如图2-2所示新建VHDL源文件，命名为fenpin，设计实现分频电路，将输入的50MHz的时钟信号变为1Hz的时钟信号，其代码如图2-3所示图2-3图2-4新建VHDL源文件，命名为my_pkg，将上三步实现的原件例化到my_pkg程序包中，方便以后使用，其代码如图2-4所示。新建VHDL源文件，命名为counter16，利用已经例化的三个原件实现两位16进制计数器及输出到七段数码管显示的电路，保存后将其设置为顶层文件，编译查看是否有错误。图2-5新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，进行功能仿真，观察输出端波形与输入信号关系是否正确。若不正确，查找问题所在并解决问题；若正确，则进行管脚分配，分配完毕后再编译一次使分配生效，连接DE2开发板到电脑，将文件下载到开发板进行验证。2、用Verilog实现十进制数显示新建Verilog源文件，实现SW输入4位二进制数，用7段数码管按十进制显示输出同时用LED灯显示，代码如图2-6所示图2-6编译成功后，新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，进行功能仿真，观察输出端波形与输入信号关系是否正确。若不正确，查找问题所在并解决问题；若正确，则进行管脚分配，分配完毕后再编译一次使分配生效，连接DE2开发板到电脑，将文件下载到开发板进行验证。四、实验现象1、两位16进制计数器代码下载到开发板之后，会看到1号和0号七段数码管每隔1秒就显示一个数字，从00到FF，周而复始。2、将显示十进制数程序下载到开发板，拨动SW30，与之对应的红色LED灯就会亮起，5号和4号七段数码管显示与这个二进制数对应的十进制数。中国石油大学实验报告课题名称实验项目名称专业姓名电气与信息工程学院EDA技术及其应用实验报告实验一09999的计数器电路设计指导老师：谭会生老师学生姓名：王炜班级：电子信息1202学号：实验时间：XX-03-31实验一09999的计数器电路设计1.实验目的掌握EDA使用工具QUARTUS2的使用方法。学会用quartus软件建立项目并编写程序和调试下载的方法。掌握VHDL程序的软件及硬件的仿真方法。2.实验内容设计并调试好一个计数范围为09999的4位十进制计数器电路CNT9999,并用软件QUARTUSII进行仿验证。3.实验条件开发软件：Quartusii4.实验设计1）系统原理框图为了简化设计并便于显示，本计数器电路CNT999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图1-1所示的原理图构成顶层电路CNT9999。图1-1CNT9999电路原理图2）VHDL程序计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下：CNT10的VHDL源程序：-LIBRARYIEEE;USE_LOGIC_;USE_LOGIC_;ENTITYCNT10ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT10;ARCHITECTUREARTOFCNT10ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR=1THENCQI=0000;ELSIFCLKEVENTANDCLK=1THENIFENA=1THENIFCQI=1001THENCQI=0000;ELSECQI=CQI+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK,CQI)ISBEGINIFCLKEVENTANDCLK=1THENIFCQI=1001THENCO=1;ELSECO=0;ENDIF;ENDIF;ENDPROCESS;CQ=CQI;ENDARCHITECTUREART;CNT9999的VHDL源程序：-LIBRARYIEEE;USE_LOGIC_;ENTITYCNT9999ISPORT(CLK,CLR,ENA:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0);ENDENTITYCNT9999;ARCHITECTUREARTOFCNT9999ISCOMPONENTCNT10ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT10;SIGNALS0,S1,S2,S3:STD_LOGIC;BEGINU0:CNT10PORTMAP(CLK,CLR,ENA,DOUT(3DOWNTO0),S0);U1:CNT10PORTMAP(S0,CLR,ENA,DOUT(7DOWNTO4),S1);U2:CNT10PORTMAP(S1,CLR,ENA,DOUT(11DOWNTO8),S2);U3:CNT10PORTMAP(S2,CLR,ENA,DOUT(15DOWNTO12),S3);ENDARCHITECTUREART;3）仿真波形设置顶层CNT9999仿真输入设置及可能结果估计图如图1-2。图1-2CNT9999仿真输入设置及可能结果估计图5.实验结果及总结1）系统仿真情况CNT9999的时