1,Modelsim 6.0 使用教程,2,Modelsim简介 Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比Quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。 ModelSim分几种不同的版本：SE、PE和OEM，其中 集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。比如为Altera提供的OEM版本是ModelSim-Altera,为Xilinx提供的版本为ModelSim XE. SE版本为最高级版本,在功能和性能方面比OEM版本强很多,比如仿真速度方面,还支持PC 、 UNIX 、 LIUNX混合平台.,3,为什么要学Modelsim? 1.Modelsim是专业的HDL语言仿真器,比 Quartus自带的仿真器功能强大的多. 2. Quartus simulator不支持Testbench ,只支持波形文件.vwf vwf文件全称是矢量波形文件(Vector Waveform File)，是Quartus II中仿真输入、计算、输出数据的载体。一般设计者建立波形文件时，需要自行建立复位、时钟信号以及控制和输入数据、输出数据信号等。其中工作量最大的就是输入数据的波形录入。比如要仿真仅1KB的串行输入数据量，则手工输入信号的波形要画8000个周期，不仅费时费力而且容易出错 怎样入门? 对于初学者，modelsim自带的教程是一个很好的选择，在Help-SE PDF Documentation-Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。,4,Modelsim的安装 同许多其他软件一样，Modelsim SE同样需要合法的License,通常我们用Kengen产生license.dat。 解压安装工具包开始安装，安装时选择Full product安装。当出现Install Hardware Security Key Driver时选择否。当出现Add Modelsim To Path选择是。出现Modelsim License Wizard时选择Close。 在C盘根目录新建一个文件夹flexlm，用Keygen产生一个license.dat,然后复制到该文件夹下。 修改系统的环境变量。右键点击桌面我的电脑图标，属性-高级-环境变量-（系统变量）新建。按下图所示内容填写，变量值内如果已经有别的路径了，请用“；”将其与要填的路径分开。LM_LICENSE_FILE = c:flexlmlicense.dat,5,6,7,使用Modelsim进行仿真 Modelsim运行方式有4种: 用户图形界面模式 交互式命令行模式 不显示modelsim的可视化界面 ,仅通过命令控制台输入的命令完成所有工作 Tcl和宏模式 编写可执行扩展名为do或者tcl语法文件 批处理模式 其所有操作都在后台进行，用户看不到modelsim的界面，也不需要交互式输入命令。当工程很大，文件比较多时，用批处理比较方便。直接运行批处理文件,在后台调用modelsim,执行modelsim的脚本文件* .do,完成操作 注:http:/www.elecn.net/electronic/76/electrical202060214186_1.html,8,仿真 仿真分为功能仿真,门级仿真,时序仿真 功能仿真(前仿真,代码仿真) 主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench.在设计的最初阶段发现问题,可节省大量的精力 门级仿真和时序列仿真 (后仿真) 使用综合软件综合后生成的门级网表进行仿真,不加入时延文件的仿真就是门级仿真.可以检验综合后的功能是否满足功能要求,其速度比功能仿真要慢,比时序仿真要快. 在门级仿真的基础上加入时延文件(.sdf)的仿真就是时序仿真,比较真实地反映了逻辑的时延与功能.综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规,9,功能仿真,功能仿真需要的文件 1设计HDL源代码：可以使VHDL语言或Verilog语言。 2测试激励代码：根据设计要求输入/输出的激励程序 3仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO、ADD_SUB等 仿真步骤 以4 位计数器为例给出详细步骤 1.启动modelsim软件 先在c盘建立文件夹count4,在modelsim中选择File - Change Directory,在弹出的Choose folder对话框中设置目录路径为c:/count4 2.建立工程 在modelsim中建立project,选择File -New -Project. 在Project Name栏中填写你的项目名字，建议和你的顶层文件名字一致。Project Location是你的工作目录，你可通过Brose按钮来选择或改变。Ddfault Library Name可以采用工具默认的work。Workspace窗口的library中就会出现work库.,10,11,3.为工程添加文件 工程建立后,选择Add Exsiting File后，根据相应提示将文件加到该Project中 这里是count4.v和其测试向量count_tp.v,源代码如下:,12,13,4.编译文件 编译（包括源代码和库文件的编译）。编译可点击ComlileComlile All来完成。,5.装载文件 (1)双击libray 中work中的count_tp装载 (2)点击simulate start simulation 按右图设置,点击ok,14,6.开始仿真 点击workspace下的sim,点击count_tp,选择add add to wave 然后点run all,开始仿真,15,7.退出仿真 在仿真调试完成后退出仿真,在主窗口中选择simulate end simulation,16,补充: (1)也可以不加testbench,仿真步骤跟前面相似, 装载文件时双击count4 在sim中点击count4,add add to wave 对输入信号clk,reset编辑测试波形,点击run -all,17,(2)我们可以在modelsim内直接编写Testbench Modelsim提供了很多Testbench模板，我们直接拿过来用可以减少工作量。点View-Source-Show Language Templates然后会出现一个加载工程，接着你会发现在刚才的文档编辑窗口左边出现了一个Language Templates窗口,18,展开Verilog项，双击Creat Testbench会出现一个创建向导选择Specify Design Unit工作库下的目标文件，点Next 可以指定Testbench的名称以及要编译到的库等，此处我们使用默认设置直接点Finish。这时在Testbench内会出现对目标文件的各个端口的定义还有调用函数 接下来，设计者可以自己往Testbench内添加内容了，然后保存为.v格式即可。按照前面的方法把Testbench文件也编译到工作库中.,19,门级仿真和时序仿真 仿真需要的文件 1综合布局布线生成的网表文件 2测试激励 3元件库 Altera仿真库的位置为C:alteraquartus50edasim_lib 4时序仿真的话，还需要具有时延时延信息的反标文件（sdf） 门级仿真有两种方法 (1)工程编译成功后自动启动Modelsim运行门级仿真 (2)先在quartus中生成网表文件和时延文件,然后调用modelsim进行仿真 工程编译成功后自动启动Modelsim运行门级仿真 1.Quartus中设置仿真工具 打开quartus,建立工程,选择Assignments | EDA Tool Settings，选择左栏的“Simulation”,设置如下:,20,21,然后，我们单击下方的“More Settings”按钮，弹出“More Settings”对话框.这种门级仿真的testbench有两种方法生成 (1)自己手动编写testbench count_tp.v more settings 中设置如下,然后点击quartus的start compilation ,开始编译,我们会发现QuartusII 状态栏多出两项“EDA Netlist Writer”和“EDA Simulation Tool”,22,在modelsim中我们可以看到,modelsim自动把仿真所需要元件库库文件加了进来,不用我们手动加入,同时仿真结果也出来了. 退出ModelSim 后，QuartusII 才完成全部编译,运行ModelSim 后会弹出“Finish Vsim”对话框，单击“否”,23,24,(2)利用quartus II生成testbench文件 在quartus II界面选择FileNew,新建一个波形文件,编辑仿真信号的激励源,最后保存带有激励信号的波形文件.,转换: Quartus II提供了把.vwf文件转换成.vt的功能,选择主菜单File Export,可以保存为.vt或者.v文件,对仿真没有影响,25,more settings 中设置如左图 底下的test bench mode name 是*vlg_vec_tst（对应verilog，*是你的主程序名），用*_vhd_vec_tst对应vhdl。 然后编译,以后的同上,26,先在quartus中生成网表文件和时延文件,然后调用modelsim进行仿真 Quartus II 中设置仿真工具,more settings 也不用设置,27,设置完后,成功编译,quartus II会自动在当前project目录下生成一个simulation目录,在该目录下有一个Modelsim的文件夹,此文件夹下有仿真所需要的网表文件及延时反标文件. 如果使用vhdl语言,则网表文件是.vho,反标文件是.sdo;如果使用verilog语言,则网表文件是.vo,sdf文件也是.sdo.,这个时候的testbench最好是自己手动编写的,这里是count_tp.v Modelsim后仿真主要步骤 建立库并映射库到物理目录；编译Testbench；执行仿真。,28,建立库 仿真库是存储已编译设计单元的目录，modelsim中有两类仿真库，一种是工作库，默认的库名为work,另一种是资源库。Work库下包含当前工程下所有已经编译过的文件。所以编译前一定要建一个work库，而且只能建一个work库。资源库存放work库中已经编译文件所要调用的资源，这样的资源可能有很多，它们被放在不同的资源库内. 映射库用于将已经预编译好的文件所在的目录映射为一个modelsim可识别的库，库内的文件应该是已经编译过的，在Workspace窗口内展开该库应该能看见这些文件，如果是没有编译过的文件在库内是看不见的。 在Modelsim中加入Quartus的仿真库有两种方法: 1.自己新建一个库,用来存放仿真需要调用的仿真文件 2.把Altera的器件加到了work这个library里,29,利用方法1进行后仿真 1.在modelsim中建立project 与功能仿真相似,建立工程count4,并加入文件count4.vo,count_tp.v,库文件cycloneii_atom