第6章 时序逻辑电路 与组合逻辑电路不同，时序逻辑电路输出端的状态不仅取决于当时的输入状态，还与电路的原状态相关。因此，时序逻辑电路（简称时序电路）能够记忆电路的原状态。从结构上来看，时序电路是由组合电路和存储电路（记忆单元）两部分组成。从信号传输过程来看，其不仅有从输入端到输出端信号的正向传送，还有从输出端到输入端的信号反馈。时序电路的结构框图如图6-1所示。,图6-1 时序逻辑电路的结构框图,6.1 触发器 知识点 RS触发器、D触发器和JK触发器的结构、原理和性能特点。 技能点 掌握触发器的使用方法。 6.1.1 RS触发器 1、基本RS触发器 （1）电路结构和逻辑符号 RS触发器由两个与非门G1与G2交叉连接而成。其逻辑电路、逻辑符号如图6-2所示，逻辑符号中 、 输入端的非号表示输入低电平为有效信号（负脉冲触发）。Q、 是一对互补的信号输出端。通常规定，以Q端的状态作为触发器的状态，如Q =1（ = 0）时称触发器为1状态，Q = 0（ = 1）时称触发器为0状态。因此，触发器有两个稳定的状态。,（2）电路的逻辑功能 用Qn表示触发器接收输入信号之前的状态，称为现态（初态）；Qn+1表示触发器接收输入信号之后的状态，称为次态。根据与非门的功能特点（“见0出1，全1出0”），可得到基本RS触发器的逻辑功能表如表6-1所示。所对应的简化功能表如表6-2所示。 其中 端被称为置位端（置1端）、 端被称为复位端（清0端）。不允许 = =0的输入状态出现，即基本RS触发器对输入信号有约束。,表6-2 基本RS触发器功能表,a) 逻辑电路 b) 逻辑符号,图6-2 与非门组成的基本RS触发器,显然，基本触发器具有置1、置0以及保持的逻辑功能，对输入信号有约束。 （2）基本RS触发器的特征方程与时序图 1）特征方程。特征方程是触发器次态与输入信号、现态之间的逻辑关系式。根据表6-1，并考虑了输入信号的约束条件，可推导得基本RS触发器的特性方程为 Qn+1=S Qn =1 （约束条件） （6-1） 2）时序图。反映了触发器状态与输入信号取值对应关系的图形称为时序图（即波形图）。与非门组成的基本RS触发器的时序图如图6-3所示。,图6-3 基本RS触发器的时序图,或非门组成基本RS触发器的逻辑电路、逻辑符号如图6-4所示。由或非门的功能特点可知，该电路的有效输入信号为高电平（正脉冲触发），逻辑符号的输入端中没有非号。 2、同步RS 触发器 （1）同步RS触发器的结构和逻辑符号 在基本RS触发器的基础上，增加两个与非门G3、G4即可构成同步RS触发器。其逻辑电路、逻辑符号如图6-5所示。其中：CP为时钟脉冲输入端，S、R分别为置位输入端、复位输入端；Sd、Rd分别称为直接置位端、直接复位端（均为低电平有效），其不受CP的控制，可以直接将触发器置位或复位，同步触发器正常工作时应使Sd=Rd=1。,a) 逻辑电路 b) 逻辑符号,图6-4 或非门组成的基本RS触发器,a) 逻辑电路 b) 逻辑符号,图6-5 同步RS触发器,（2）同步RS触发器的功能特点 当CP=0 时，G3、G4被封锁，其输出均为1，基本触发器处于保持状态，S、R输入端状态的变化对触发器状态无影响，输出状态保持不变。 当CP=1时，触发器处于工作状态，S、R端的输入信号直接控制触发器的状态。同理分析，可得其逻辑功能如表6-3所示。 显然，同步RS触发器的输入信号为高电平有效，两个输入端的信号不允许同时为高电平。 由此可以推导得同步RS触发器的特性方程为： Qn+1=S Qn CP=1时有效 RS=0 （约束条件） （6-2） 同步RS触发器的时序图：,表6-3 同步触发器的功能表,图6-6 同步RS触发器的时序图,1、JK触发器 同步RS触发器的R、S之间有约束，不允许出现R和S同时为1的情况，从而限制了它的应用。将同步RS触发器按图6-7a所示形式连接，并将输入端S、R分别改为J、K，则构成JK触发器。,6.1.2 JK触发器与T（T）触发器,a) 逻辑电路 b) 逻辑符号,图6-7 JK触发器,JK触发器的逻辑功能 当CP = 0时，无论输入信号为何种状态，JK触发器的状态始终保持不变（电路被封锁）。 当CP = 1时，电路的封锁被打开，J、K端的输入信号对电路起控制作用。 同理分析，可得JK触发器的逻辑功能如表6-4所示。,JK触发器的特性方程为 Qn+1= CP=1时有效 （6-3） JK触发器的功能特点为： 具有保持、置1、置0以及翻转的逻辑功能（功能齐全），输入信号无约束。 J、K状态相同时，触发器状态为保持（JK=00）或翻转（JK=11）。 J、K状态相异时，触发器状态为置0或置1，且由J端的状态决定。,表6-4 JK触发器的功能表,图6-8 T触发器,2、T触发器（T触发器） T触发器如图6-8所示，其功能特点是： T=0时，时钟脉冲到来前后触发器都保持原状态不变（无计数功能）。 T=1时，每个时钟脉冲到来都使得触发器状态翻转，其相当于一位计数器。 将T触发器的输入端固定接1，所得的触发器则称为T触发器。显然，T触发器的功能特点是每个时钟脉冲都使得触发器状态翻转。,a) 逻辑电路 b) 逻辑符号,6.1.3 D触发器 1、D触发器的结构 在同步RS触发器的基础上增加了一个反相器，将S端的D信号反相之后送到R端，保证输入信号满足约束条件。同步D触发器的逻辑电路、逻辑符号如图6-9所示。 2、D触发器的逻辑功能 根据同步RS触发器的工作原理，可得：当CP=0时，D触发器保持原来的状态。,a) 逻辑电路 b) 逻辑符号,图6-9 D触发器,当CP=1时，若D=0，则无论触发器原来的状态如何，D触发器的输出均为0；如果D=1，则无论触发器原来的状态如何，D触发器的输出均为1。 可见，同步D触发器的状态始终与输入信号D保持一致。,故得 D触发器的特征方程： Qn+1=D CP=1时有效 （6-4）,D触发器的逻辑功能如表6-5所示。显然， D触发器具有置0、置1功能。 在实际应用中，常用多个D触发器构成数据寄存器（锁存器），在同一时钟脉冲的控制下，同时将多位数据存入寄存器，或将多位数据从寄存器中读出，实现一次传送或存储多位二进制代码的功能。集成锁存器大多数是D锁存器。,表6-5 D触发器的逻辑功能表,6.1.4 同步触发器的类型及其转换 1、同步触发器的分类 按逻辑功能，同步触发器可分为RS、JK、D、T（T）等4种类型。 按电路结构，同步触发器可分为同步、边沿、维持-阻塞、主从等4种结构。 按时钟脉冲的触发方式可分为电位触发、边沿触发、主从触发等3种类型。 时钟脉冲的触发方式，是指触发器状态翻转时刻与时钟脉冲之间的关系。 下面仅介绍最常见的两种触发方式。,（1）电位触发是指在时钟信号CP有效电平期间，触发器接受输入信号并随输入信号的状态而发生变化，而在时钟信号CP无效期间，触发器状态保持不变。电位触发方式的抗干扰能力较差，在一个CP信号有效期间，输入信号的变化（如干扰信号的影响）将会使得触发器状态发生多次翻转（空翻），从而破坏电路的逻辑关系。 （2）边沿触发是指只有在CP跳变有效边沿（上升沿或下降沿）的瞬间，触发器才能接受输入信号并随之发生变化，此外的任何时刻，输入信号对电路的状态均无影响，因而电路具有良好的抗干扰能力。在数字控制系统中，边沿触发方式得到了广泛的应用。 JK触发器各种不同触发方式的逻辑符号如图6-11所示。请注意在不同触发方式中CP输入端的表示方法：CP输入端有“”表示为边沿触发，否则为电位触发；在边沿触发方式中，若CP输入端有非号（小圆圈），则为下降沿触发，否则为上升沿触发。主从触发器中的符号“”表示输出延迟。,a) 电平触发 b) 脉冲上升沿触发 c) 脉冲下降沿触发 d) 主从触发器,图6-11 不同触发方式的逻辑符号,例6-1 D触发器逻辑符号如图6-12a所示，输入信号波形如图6-12b所示。试 画出输出端Q的波形。 解：由逻辑符号可知，触发器为上升沿触发方式，即在CP上升沿瞬间D的状态决定输出端Q的状态；直接控制端Sd、Rd为低电平有效，可直接控制输出端Q的状态（不受CP的控制）。触发器输出端Q的波形如图中所示。,a) 触发器逻辑符号 b) 电路工作波形,图6-12 例6-1的图,例6-2 JK触发器逻辑符号如图6-13a所示，输入信号波形如图6-13b所示。试画出输出端Q的波形。 解：由逻辑符号可知，触发器为下降沿触发方式，即在CP下降沿瞬间J、K的状态决定输出端Q的状态。根据JK触发器的逻辑功能，画出触发器输出端Q的波形如图中所示。,a) 触发器逻辑符号 b) 电路工作波形,图6-13 例6-2的图,2、同步触发器的类型转换 在数字控制系统中往往需要不同逻辑功能的触发器，而市场上常见的多为集成D触发器和集成JK触发器，为此，应该掌握这两种触发器转换成其它触发器的方法。典型的转换电路分别如图6-14、图6-15所示。,图6-14 JK触发器转换为D触发器、T触发器和T触发器,图6-15 D触发器转换为JK触发器、T触发器和T触发器,例6-3 利用基本RS触发器消除机械开关抖动引起的干扰。 解：机械开关接通时，常会由于抖动使电压或电流波形产生“毛刺”而形成干扰信号，这往往会导致逻辑电路的功能出错。利用基本RS触发器设置的防抖开关可以消除其所产生的影响。一种典型的防抖电路如图6-16所示。 设单刀双掷开关S原来与A点接通，这时触发器的状态为1。当开关由A拨到B时，触发器状态翻转为0，该0电平同时封锁了G2。尽管此时B点的电位可能因抖动而产生“毛刺”，也不能再改变触发器的状态，所以，Q端输出的电压波形不会出现“毛刺”。,图6-16 基本RS触发器组成的防抖开关,6.1.5 集成边沿触发器举例 1、双下降沿JK触发器HC76（CMOS集成电路） 高速CMOS双JK触发器HC76的引脚排序、逻辑符号如图6-17所示，内部集成了两个独立的下降沿触发的JK触发器，带有预置、复位输入。其逻辑功能如表6-7所示。,a) 引脚排序 b) 逻辑符号,图6-17 JK触发器HC76,2、双上升沿D触发器74HC74（TTL集成电路） 双D触发器74HC74的引脚排序、逻辑符号如图6-18所示。内部集成了两个独立的上升沿触发的D触发器，带有预置、复位输入。其逻辑功能如表6-8所示。,a) 引脚排序 b) 逻辑符号,图6-18 D触发器74HC74,例6-4 试利用D触发器组成一个4位顺序脉冲发生器。 解：顺序脉冲发生器能在触发脉冲作用下，顺序输出一个有效脉冲。根据D触发器的功能，所设计的电路如图6-19所示，将每个触发器的输出信号作为下一位触发器的输入信号，首尾连接构成一个环，故也称之为环形脉冲分配器。其用了2片集成D触发器74HC74。,图6-20 4位顺序脉冲发生器工作波形,图6-19 4位顺序脉冲发生器,如图所示，电路利用触发器的直接（异步）控制功能，当启动按钮ST按下时，将电路的初态设置为Q3Q2Q1Q0=0001，由于低位的输出信号为高位的输入信号，在触发脉冲的作用下，FF0输出的脉冲信号逐位前移，这期间FF0的输入信号一直保持为低电平，直至（第3个触发脉冲到来）最高位触发器状态翻转为高电平为止。故当第4个脉冲到来时，FF0状态翻转输出脉冲信号，又重复以上的过程。电路工作波形如图6-20所示。,思考题 （1）试简述或非门组成的基本RS触发器的工作原理。 （2）同步RS触发器与基本RS触发器的主要区别是什么？ （3）与电平触发方式相比，边沿触发方式有何特点？ （4）