3.6 VHDL的描述风格,VHDL的描述风格包括：行为描述、RTL描述和结构描述,3.5.1 行为描述,行为描述是对系统的数学模型描述，即只描述电路的功能或行为，而不直接指明或涉及这些行为的硬件结构。 例如，四位十进制同步清除加法计数器的描述,LIBRARY IEEE； USE IEEE.STD LOGIC 1164.ALL ENTITY cnt10 IS PORT（clr：IN STD LOGIC； clk：IN STD LOGIC； cnt：BUFFER INTEGER RANGE 0 TO 9）； END cnt10 ；,ARCHITECTURE one OF cnt10 IS BEGIN PROCESS BEGIN WAIT UNTIL clkEVENT AND clk=1； IF (clr=1 OR cnt=9) THEN cnt=0； ELSE Cnt=cnt+1 END IF； END PROCESS； END one；,3.5.2 数据流描述,数据流描述也称寄存器传输（RTL：Register Transfer Language）描述方式，它是一种简练而准确的描述信息流通和信息处理以及各模块内部和模块之间连接关系的方法。RTL描述方式类似于布尔方程，可以描述组合逻辑电路，也可以描述时序逻辑电路。 RTL描述一般是用并行赋值语句实现的。当语句中任一输入信号的值发生变化时，赋值语句就被激活，大量信息从这种描述中“流出”,例1：（141，例7-3）74LS18四输入二与非门的描述。 ENTITY 74LS18 IS PORT(I0_A,I0_B,I1_A,I1_B:IN STD_LOGIC; I2_A,I2_B,I3_A,I3_B:IN STD_LOGIC; O_A:OUT STD_LOGIC; O_B:OUT STD_LOGIC); END 74LS18;,ARCHITECTURE mode1 OF 74LS18 IS O_A=NOT(I0_A AND I1_A AND I2_A AND I3_A) AFTER 55ns; O_B=NOT(I0_B AND I1_B AND I2_B AND I3_B) AFTER 55ns; END mode1;,例2：半加器的描述 LIBRARY IEEE； USE IEEE.STD LOGIC 1164.ALL ENTITY h-adder IS PORT（ a，b：IN STD LOGIC； so，co：OUT STD LOGIC）； END h-adder ； ARCHITECTURE example2 OF h-adder IS BEGIN so=a XOR b co=a AND b END ARCHITECTURE example2；,6.3 结构描述,结构描述方式是用在多层次的设计中，高层次的设计模块调用低层次的设计模块，或者直接用门电路设计单元来构成一个复杂的逻辑电路的描述方法。结构描述一般用元件例化语句和生成语句实现。,例如 LIBRARY IEEE； USE IEEE.STD LOGIC 1164.ALL ENTITY nd2 IS PORT（ a，b：IN STD LOGIC； c：OUT STD LOGIC）； END nd2 ；,ARCHITECTURE nd2behv OF nd2 IS BEGIN c=a NAND b END ARCHITECTURE nd2behv； LIBRARY IEEE； USE IEEE.STD LOGIC 1164.ALL ENTITY ord41 IS PORT（ a1，b1，c1，d1：IN STD LOGIC； z1：OUT STD LOGIC）； END ord41；,ARCHITECTURE ord41behv OF ord41 IS BEGIN CONPONENT nd2 PORT（a，b：IN STD LOGIC；c：OUT STD LOGIC）； END CONPONET； SIGANL x，y：STD LOGIC； BEGIN U1：nd2 PORT MAP（a1，b1，x）； U2：nd2 PORT MAP（c1，d1，y）； U3：nd2 PORT MAP（x，y，z1）； END ARCHITECTURE ord41behv；,